發(fā)布時(shí)間：2017-07-27 07:00

  本文關(guān)鍵詞：SNRimp技術(shù)研究與實(shí)現(xiàn)

  更多相關(guān)文章： 信噪比提升 推擠噪聲 極零點(diǎn)圖 零延遲濾波器

【摘要】：在模數(shù)轉(zhuǎn)換器中,模數(shù)轉(zhuǎn)換器(ADC, Analog Digital Converter)的精度和速度一直是系統(tǒng)性能的關(guān)鍵指標(biāo),隨著各項(xiàng)應(yīng)用與需求的高速發(fā)展,模數(shù)轉(zhuǎn)換器也在不斷的追求著更快的速度和和更高的精度。采樣數(shù)據(jù)經(jīng)過(guò)信噪比提升系統(tǒng)的處理,可以用較少的數(shù)據(jù)位數(shù),在一定的帶寬內(nèi),達(dá)到與高數(shù)位數(shù)據(jù)相同的信噪比(SNR, Signal Noise Ratio),對(duì)于通信接收機(jī)等應(yīng)用系統(tǒng)具有重要的意義。本文首先分析了低數(shù)位條件下信噪比提升技術(shù)的工作原理,給出了低數(shù)位條件下信噪比提升系統(tǒng)的實(shí)現(xiàn)方案和數(shù)學(xué)模型；然后基于MATLAB環(huán)境,搭建了低數(shù)位條件下信噪比提升系統(tǒng)的仿真平臺(tái),利用該仿真平臺(tái),結(jié)合理論和實(shí)測(cè)數(shù)據(jù),在各種濾波器結(jié)構(gòu)下對(duì)系統(tǒng)進(jìn)行了大量的驗(yàn)證優(yōu)化工作；通過(guò)模型仿真,解決了理論推導(dǎo)的線性假設(shè)與實(shí)際模型的非線性之間的差異性,尋找到實(shí)用的系統(tǒng)設(shè)計(jì)解決方案；之后,運(yùn)用非均勻零點(diǎn)法,根據(jù)不同應(yīng)用場(chǎng)景的需求,在250MSps采樣率下,實(shí)現(xiàn)了具有四種不同帶寬的、針對(duì)14bitADC的濾波器模型,其中包括11bit輸出90MHz帶寬、9bit輸出40MHz帶寬、9bit輸出75MHz帶寬模型,并創(chuàng)新性的實(shí)現(xiàn)了一種應(yīng)用于雙基帶傳輸?shù)碾p45MHz帶寬模型,如果只要求25%的信號(hào)帶寬,那么可以實(shí)現(xiàn)從14bit到6bit的壓縮級(jí)別。接下來(lái),在FPGA硬件平臺(tái)中,利用硬件描述語(yǔ)言Verilog,實(shí)現(xiàn)了系統(tǒng)的硬件結(jié)構(gòu)。在FPGA設(shè)計(jì)中,通過(guò)零延遲高速FIR濾波器結(jié)構(gòu),解決了硬件反饋環(huán)路中的系統(tǒng)時(shí)延難題；通過(guò)對(duì)濾波器系數(shù)字長(zhǎng)的大量仿真,確定了兼顧硬件資源和運(yùn)算精度的定點(diǎn)系數(shù)；通過(guò)人為干預(yù)布局布線、針對(duì)濾波器系數(shù)特點(diǎn)進(jìn)行優(yōu)化、調(diào)整濾波器結(jié)構(gòu)等方法,克服了多種影響系統(tǒng)硬件速度的難題。硬件完全實(shí)現(xiàn)了在250MSps采樣率下的、具有4種工作模式的低數(shù)位條件下信噪比提升系統(tǒng)。測(cè)試結(jié)果表明,系統(tǒng)達(dá)到了預(yù)計(jì)指標(biāo)。并且相關(guān)硬件描述語(yǔ)言verilog代碼可以用于ASIC設(shè)計(jì)之中,對(duì)相關(guān)ADC芯片的設(shè)計(jì)具有重要的意義。
【關(guān)鍵詞】：信噪比提升 推擠噪聲 極零點(diǎn)圖 零延遲濾波器
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN792
【目錄】：

• 摘要5-6
• ABSTRACT6-12
• 第1章 緒論12-18
• 1.1 課題背景及研究意義12-13
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀13-16
• 1.3 研究?jī)?nèi)容與組織結(jié)構(gòu)16-18
• 第2章 信噪比提升系統(tǒng)基礎(chǔ)理論18-26
• 2.1 ADC原理及性能指標(biāo)18-19
• 2.2 噪聲推擠技術(shù)的基本原理19-21
• 2.3 SNRIMP系統(tǒng)結(jié)構(gòu)21-22
• 2.4 SNRIMP技術(shù)原理22-24
• 2.5 本章小結(jié)24-26
• 第3章 SNRIMP系統(tǒng)設(shè)計(jì)26-44
• 3.1 概述26-27
• 3.2 FIR濾波器設(shè)計(jì)方法27-39
• 3.3 ADC實(shí)測(cè)數(shù)據(jù)檢驗(yàn)系統(tǒng)有效性39-42
• 3.4 本章小結(jié)42-44
• 第4章 SNRIMP仿真平臺(tái)設(shè)計(jì)44-56
• 4.1 概述44-46
• 4.2 平臺(tái)設(shè)計(jì)46-51
• 4.3 工作流程51-54
• 4.4 本章小結(jié)54-56
• 第5章 SNRIMP的IP CORE設(shè)計(jì)及FPGA實(shí)現(xiàn)56-80
• 5.1 概述56-59
• 5.2 零延時(shí)高速FIR濾波器設(shè)計(jì)59-63
• 5.3 系統(tǒng)結(jié)構(gòu)63-73
• 5.4 實(shí)際測(cè)試結(jié)果及分析73-78
• 5.5 本章小結(jié)78-80
• 第6章 總結(jié)與展望80-82
• 6.1 論文內(nèi)容總結(jié)80-81
• 6.2 論文工作展望81-82
• 致謝82-84
• 參考文獻(xiàn)84-86

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本文編號(hào)：580207