本文關鍵詞：面向60GHz分數型鎖相環(huán)應用的分數分頻器的設計

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【摘要】：隨著美國Google等研究機構的手勢雷達等創(chuàng)新性應用及基于60GHz頻段的短距離雷達應用的逐漸興起,在CMOS工藝集成度及速度不斷提升的背景下,為降低系統(tǒng)功能成本,60GHz通信及雷達一體化系統(tǒng)的實現將成為可能。作為這樣一個系統(tǒng)的重要組成部分：分數型鎖相環(huán),其雜散及相位噪聲等性能至關重要。而作為分數型鎖相環(huán)的關鍵電路模塊,分數分頻器直接決定時鐘雜散等性能,具有重要研究價值。為此,本文選擇應用于該系統(tǒng)的分數分頻器開展研究。分數分頻器包含前置二分頻電路、相位選擇器、輔助邏輯電路、整數多模分頻器與Delta-Sigma調制器(下簡稱DSM)等模塊。為提升電路性能,本論文采取了系統(tǒng)與電路協同設計的思路。在系統(tǒng)層面：1)基于鎖相環(huán)鎖定狀態(tài)下的線性相位模型,分析了分數分頻器對鎖相環(huán)性能的影響；2)基于Matlab工具對DSM調制器進行建模,實現完整的分數分頻器的建模仿真。在電路層面：綜合運用落后相位切換邏輯和陷波結構DSM等多種新型技術,有效提升了系統(tǒng)性能。電路設計中,采用靜態(tài)C2MOS邏輯結構實現前置二分頻器,降低功耗并實現很寬的工作頻率范圍；2)在相位選擇器方面,采取傳輸門實現,提出新型落后相位切換結構,減小了器件延時對電路功能正確性帶來的影響；3)輔助邏輯電路為相位選擇器提供預控制字,使得數字控制電路在預控制字周期內仍可以進行運算,進一步降低對數字控制電路的速率要求；4)為降低功耗,基于靜態(tài)CMOS邏輯,整數多模分頻器采用6級2/3分頻器級聯實現,在邏輯輔助電路作用下,完成16-127分頻功能；5)為有效降低輸出信號相位噪聲,分頻器輸出信號被重定時器采樣；6)為降低量化噪聲對鎖相環(huán)環(huán)路帶寬的制約,本論文DSM調制器在MASH1-1-1結構基礎上引入陷波濾波器結構�；�65nm CMOS工藝,本論文采用全定制電路及Synopsis數字邏輯綜合流程,分別完成了二分頻器和整數多模分頻器等高速電路及DSM調制器和部分輔助電路,進而實現完整的分數分頻器。分數分頻器主體部分面積約為240um×420um。后仿真結果表明分數分頻器工作正常,在最差ss工藝角下電路最高工作速度可達8.5GHz,分頻范圍為30-256,分頻步進精度為0.5,在1.2V電源電壓下直流電流8mA,滿足設計要求。其中整數多模分頻器進行了單獨流片驗證,測試結果顯示其在1-7GHz頻率范圍內均正常工作,在3GHz工作頻率下功耗3mW,滿足系統(tǒng)要求。
【關鍵詞】：鎖相環(huán) 分數分頻器 Delta-Sigma調制器 相位選擇
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN772
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第1章 緒論11-17
• 1.1 研究背景及分數分頻器綜述11-14
• 1.2 分數分頻器設計指標要求14-15
• 1.3 論文組織15-17
• 第2章 鎖相環(huán)工作原理與分數分頻器方案設計17-31
• 2.1 鎖相環(huán)介紹17-22
• 2.1.1 鎖相環(huán)的穩(wěn)定性17-19
• 2.1.2 鎖相環(huán)主要技術指標19-22
• 2.2 鎖相環(huán)相位噪聲分析及仿真22-26
• 2.2.1 DSM穩(wěn)定性與噪聲22-23
• 2.2.2 環(huán)路相位噪聲分析23-24
• 2.2.3 環(huán)路相位噪聲仿真24-26
• 2.3 分數分頻器方案設計26-29
• 2.4 本章小結29-31
• 第3章 分數分頻器建模仿真31-41
• 3.1 陷波結構DSM設計31-36
• 3.1.1 DSM頻率控制字選擇31-32
• 3.1.2 DSM環(huán)路數字濾波器設計32-34
• 3.1.3 邏輯電路硬件語言實現34-36
• 3.2 SIMULINK行為級建模仿真36-40
• 3.2.1 陷波結構DSM建模仿真36-37
• 3.2.2 分數分頻器建模仿真37-40
• 3.3 本章小結40-41
• 第4章 分數分頻器關鍵電路模塊設計41-57
• 4.1 高速二分頻器設計41-42
• 4.2 相位選擇器與相位選擇控制器設計42-51
• 4.2.1 相位選擇器控制器設計42-44
• 4.2.2 相位選擇器設計44-48
• 4.2.3 基本單元電路設計48-51
• 4.3 多模分頻器設計51-55
• 4.3.1 多模分頻器整體設計52-53
• 4.3.2 2/3分頻器設計53-54
• 4.3.3 延時與重定時分析54
• 4.3.4 輔助電路設計54-55
• 4.4 本章小結55-57
• 第5章 分數分頻器版圖設計、后仿真與多模分頻器測試57-69
• 5.1 版圖設計考慮57-58
• 5.1.1 器件的匹配57
• 5.1.2 天線效應57-58
• 5.1.3 閂鎖效應58
• 5.2 單元模塊版圖與仿真58-64
• 5.2.1 DSM版圖58-59
• 5.2.2 二分頻器與相位選擇器版圖與仿真59-61
• 5.2.3 多模分頻器版圖與仿真61-63
• 5.2.4 分數分頻器整體版圖與仿真63-64
• 5.3 多模分頻器測試64-67
• 5.4 本章小結67-69
• 第6章 總結69-71
• 致謝71-73
• 參考文獻73-75
• 攻讀碩士學位期間發(fā)表的論文及專利75

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本文編號：542780