發(fā)布時(shí)間：2017-07-15 06:58

  本文關(guān)鍵詞：面向60GHz分?jǐn)?shù)型鎖相環(huán)應(yīng)用的分?jǐn)?shù)分頻器的設(shè)計(jì)

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【摘要】：隨著美國(guó)Google等研究機(jī)構(gòu)的手勢(shì)雷達(dá)等創(chuàng)新性應(yīng)用及基于60GHz頻段的短距離雷達(dá)應(yīng)用的逐漸興起,在CMOS工藝集成度及速度不斷提升的背景下,為降低系統(tǒng)功能成本,60GHz通信及雷達(dá)一體化系統(tǒng)的實(shí)現(xiàn)將成為可能。作為這樣一個(gè)系統(tǒng)的重要組成部分：分?jǐn)?shù)型鎖相環(huán),其雜散及相位噪聲等性能至關(guān)重要。而作為分?jǐn)?shù)型鎖相環(huán)的關(guān)鍵電路模塊,分?jǐn)?shù)分頻器直接決定時(shí)鐘雜散等性能,具有重要研究?jī)r(jià)值。為此,本文選擇應(yīng)用于該系統(tǒng)的分?jǐn)?shù)分頻器開(kāi)展研究。分?jǐn)?shù)分頻器包含前置二分頻電路、相位選擇器、輔助邏輯電路、整數(shù)多模分頻器與Delta-Sigma調(diào)制器(下簡(jiǎn)稱DSM)等模塊。為提升電路性能,本論文采取了系統(tǒng)與電路協(xié)同設(shè)計(jì)的思路。在系統(tǒng)層面：1)基于鎖相環(huán)鎖定狀態(tài)下的線性相位模型,分析了分?jǐn)?shù)分頻器對(duì)鎖相環(huán)性能的影響；2)基于Matlab工具對(duì)DSM調(diào)制器進(jìn)行建模,實(shí)現(xiàn)完整的分?jǐn)?shù)分頻器的建模仿真。在電路層面：綜合運(yùn)用落后相位切換邏輯和陷波結(jié)構(gòu)DSM等多種新型技術(shù),有效提升了系統(tǒng)性能。電路設(shè)計(jì)中,采用靜態(tài)C2MOS邏輯結(jié)構(gòu)實(shí)現(xiàn)前置二分頻器,降低功耗并實(shí)現(xiàn)很寬的工作頻率范圍；2)在相位選擇器方面,采取傳輸門實(shí)現(xiàn),提出新型落后相位切換結(jié)構(gòu),減小了器件延時(shí)對(duì)電路功能正確性帶來(lái)的影響；3)輔助邏輯電路為相位選擇器提供預(yù)控制字,使得數(shù)字控制電路在預(yù)控制字周期內(nèi)仍可以進(jìn)行運(yùn)算,進(jìn)一步降低對(duì)數(shù)字控制電路的速率要求；4)為降低功耗,基于靜態(tài)CMOS邏輯,整數(shù)多模分頻器采用6級(jí)2/3分頻器級(jí)聯(lián)實(shí)現(xiàn),在邏輯輔助電路作用下,完成16-127分頻功能；5)為有效降低輸出信號(hào)相位噪聲,分頻器輸出信號(hào)被重定時(shí)器采樣；6)為降低量化噪聲對(duì)鎖相環(huán)環(huán)路帶寬的制約,本論文DSM調(diào)制器在MASH1-1-1結(jié)構(gòu)基礎(chǔ)上引入陷波濾波器結(jié)構(gòu)�；�65nm CMOS工藝,本論文采用全定制電路及Synopsis數(shù)字邏輯綜合流程,分別完成了二分頻器和整數(shù)多模分頻器等高速電路及DSM調(diào)制器和部分輔助電路,進(jìn)而實(shí)現(xiàn)完整的分?jǐn)?shù)分頻器。分?jǐn)?shù)分頻器主體部分面積約為240um×420um。后仿真結(jié)果表明分?jǐn)?shù)分頻器工作正常,在最差ss工藝角下電路最高工作速度可達(dá)8.5GHz,分頻范圍為30-256,分頻步進(jìn)精度為0.5,在1.2V電源電壓下直流電流8mA,滿足設(shè)計(jì)要求。其中整數(shù)多模分頻器進(jìn)行了單獨(dú)流片驗(yàn)證,測(cè)試結(jié)果顯示其在1-7GHz頻率范圍內(nèi)均正常工作,在3GHz工作頻率下功耗3mW,滿足系統(tǒng)要求。
【關(guān)鍵詞】：鎖相環(huán) 分?jǐn)?shù)分頻器 Delta-Sigma調(diào)制器 相位選擇
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN772
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第1章 緒論11-17
• 1.1 研究背景及分?jǐn)?shù)分頻器綜述11-14
• 1.2 分?jǐn)?shù)分頻器設(shè)計(jì)指標(biāo)要求14-15
• 1.3 論文組織15-17
• 第2章 鎖相環(huán)工作原理與分?jǐn)?shù)分頻器方案設(shè)計(jì)17-31
• 2.1 鎖相環(huán)介紹17-22
• 2.1.1 鎖相環(huán)的穩(wěn)定性17-19
• 2.1.2 鎖相環(huán)主要技術(shù)指標(biāo)19-22
• 2.2 鎖相環(huán)相位噪聲分析及仿真22-26
• 2.2.1 DSM穩(wěn)定性與噪聲22-23
• 2.2.2 環(huán)路相位噪聲分析23-24
• 2.2.3 環(huán)路相位噪聲仿真24-26
• 2.3 分?jǐn)?shù)分頻器方案設(shè)計(jì)26-29
• 2.4 本章小結(jié)29-31
• 第3章 分?jǐn)?shù)分頻器建模仿真31-41
• 3.1 陷波結(jié)構(gòu)DSM設(shè)計(jì)31-36
• 3.1.1 DSM頻率控制字選擇31-32
• 3.1.2 DSM環(huán)路數(shù)字濾波器設(shè)計(jì)32-34
• 3.1.3 邏輯電路硬件語(yǔ)言實(shí)現(xiàn)34-36
• 3.2 SIMULINK行為級(jí)建模仿真36-40
• 3.2.1 陷波結(jié)構(gòu)DSM建模仿真36-37
• 3.2.2 分?jǐn)?shù)分頻器建模仿真37-40
• 3.3 本章小結(jié)40-41
• 第4章 分?jǐn)?shù)分頻器關(guān)鍵電路模塊設(shè)計(jì)41-57
• 4.1 高速二分頻器設(shè)計(jì)41-42
• 4.2 相位選擇器與相位選擇控制器設(shè)計(jì)42-51
• 4.2.1 相位選擇器控制器設(shè)計(jì)42-44
• 4.2.2 相位選擇器設(shè)計(jì)44-48
• 4.2.3 基本單元電路設(shè)計(jì)48-51
• 4.3 多模分頻器設(shè)計(jì)51-55
• 4.3.1 多模分頻器整體設(shè)計(jì)52-53
• 4.3.2 2/3分頻器設(shè)計(jì)53-54
• 4.3.3 延時(shí)與重定時(shí)分析54
• 4.3.4 輔助電路設(shè)計(jì)54-55
• 4.4 本章小結(jié)55-57
• 第5章 分?jǐn)?shù)分頻器版圖設(shè)計(jì)、后仿真與多模分頻器測(cè)試57-69
• 5.1 版圖設(shè)計(jì)考慮57-58
• 5.1.1 器件的匹配57
• 5.1.2 天線效應(yīng)57-58
• 5.1.3 閂鎖效應(yīng)58
• 5.2 單元模塊版圖與仿真58-64
• 5.2.1 DSM版圖58-59
• 5.2.2 二分頻器與相位選擇器版圖與仿真59-61
• 5.2.3 多模分頻器版圖與仿真61-63
• 5.2.4 分?jǐn)?shù)分頻器整體版圖與仿真63-64
• 5.3 多模分頻器測(cè)試64-67
• 5.4 本章小結(jié)67-69
• 第6章 總結(jié)69-71
• 致謝71-73
• 參考文獻(xiàn)73-75
• 攻讀碩士學(xué)位期間發(fā)表的論文及專利75

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