本文關(guān)鍵詞：采用超低失調(diào)運放的集成積分器的設計與實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：采用特殊技術(shù)方法控制二級運放中特定MOS管尺寸,設計出一種超低失調(diào)電壓的運算放大器,并將其應用到集成積分器的設計。然后基于理想積分器的工作原理,用一種新的方法,設計并實現(xiàn)了一種有超低失調(diào)運放的集成積分器。設計采用HHNEC0.18μm CMOS工藝,在Cadence環(huán)境下利用Hspice進行仿真,結(jié)果顯示,運放失調(diào)為556n V,增益以及相位穩(wěn)定裕度較大;積分器在1k Hz頻率工作時顯示出良好的工作特性。版圖設計考慮了失配與匹配的問題,并且通過了DRC和LVS規(guī)則檢查。
【作者單位】： 沈陽工業(yè)大學信息科學與工程學院;
【關(guān)鍵詞】： CMOS 積分器 超低失調(diào) 全集成
【基金】：國家自然科學基金(61571308) 遼寧省教育廳一般項目(L205388)資助
【分類號】：TN702
【正文快照】： 0引言積分電路的應用很廣,它是模擬電子計算機的基本組成單元,經(jīng)常用于控制和測量系統(tǒng)中。積分電路還可用于延時和定時,在各種波形(矩形波、鋸齒波等)發(fā)生電路中,積分電路也是重要的組成部分。積分器漂移現(xiàn)象是影響積分器性能的最主要因素[1],積分器的漂移會對其積分結(jié)果產(chǎn)生

  本文關(guān)鍵詞：采用超低失調(diào)運放的集成積分器的設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號：436548