隨著高速SerDes鏈路傳輸距離和傳輸速率的應(yīng)用需求不斷攀升,信道非理想特性引起的傳輸信號失真和誤碼問題已變得愈發(fā)嚴(yán)重,而時鐘數(shù)據(jù)恢復(fù)電路用于解決接收端數(shù)據(jù)的抖動問題,是決定高速SerDes系統(tǒng)誤碼率性能的關(guān)鍵模塊;同時,物聯(lián)網(wǎng)應(yīng)用浪潮的興起,使得芯片的高能效實現(xiàn)已成為產(chǎn)品的關(guān)鍵競爭力。本文對時鐘數(shù)據(jù)恢復(fù)電路及其主要模塊的高能效和低抖動設(shè)計等關(guān)鍵技術(shù)進(jìn)行了研究,通過理論分析并給出了實際的芯片設(shè)計驗證。時鐘數(shù)據(jù)恢復(fù)電路的重要功能就是從輸入數(shù)據(jù)中恢復(fù)出時鐘信號再利用此恢復(fù)時鐘來重定時失真的數(shù)據(jù),其抖動性能是關(guān)鍵指標(biāo),現(xiàn)有技術(shù)常犧牲功耗或電路復(fù)雜度來減小抖動。本文提出一種緊湊型1/4速率單環(huán)路結(jié)構(gòu),通過將正交壓控振蕩器和相位插值器兩者結(jié)合在同一個時鐘數(shù)據(jù)恢復(fù)環(huán)路里,消除了雙環(huán)路結(jié)構(gòu)所需的多相時鐘產(chǎn)生環(huán)路,從而在降低電路復(fù)雜度的同時減少了額外的功耗和抖動來源,在輸入數(shù)據(jù)率10.3125Gb/s下,恢復(fù)時鐘和數(shù)據(jù)的峰峰值抖動分別為1.14ps和1.21ps,在1.1V電源電壓下的總功耗為4.8mW,對應(yīng)能效達(dá)到0.47mW/Gb/s,占用芯片面積為0.55mm2;另外,本文針對正交壓控振蕩器提出...

【文章頁數(shù)】：126 頁

【學(xué)位級別】：博士

【部分圖文】：

圖2.2嵌入時鐘位架構(gòu)SerDes示意圖

ＳＯＮＥＴ／ＳＤＨ等數(shù)據(jù)通信系統(tǒng)中用到。位交錯架構(gòu)通常需要外部提高精準(zhǔn)的時??鐘信號來滿足高數(shù)據(jù)率下的抖動性能。??２．１．４?８ｂ／１０ｂ?架構(gòu)??８ｂ／１０ｂ?（８－ｂｉｔ／１０－ｂｉｔ）架構(gòu)ＳｅｒＤｅｓ先通過８ｂ／１０ｂ編碼將８比特并行數(shù)據(jù)映??射成１０比特并行數(shù)據(jù)，再將其....

圖2J位交錯架構(gòu)SerDes示意圖

ＳＯＮＥＴ／ＳＤＨ等數(shù)據(jù)通信系統(tǒng)中用到。位交錯架構(gòu)通常需要外部提高精準(zhǔn)的時??鐘信號來滿足高數(shù)據(jù)率下的抖動性能。??２．１．４?８ｂ／１０ｂ?架構(gòu)??８ｂ／１０ｂ?（８－ｂｉｔ／１０－ｂｉｔ）架構(gòu)ＳｅｒＤｅｓ先通過８ｂ／１０ｂ編碼將８比特并行數(shù)據(jù)映??射成１０比特并行數(shù)據(jù)，再將其....

圖2.48b/IOb架構(gòu)SaDes示意圖

２．２．１信道??高速ＳｅｒＤｅｓ鏈路的信道是指處在發(fā)送端和接收端之間用于信息傳遞的媒??介，可以是銅質(zhì)同軸電纜、雙絞線或印刷電路板等，也可以是單模光纖、多模??光纖或塑料光纖等，完整的信道包括從芯片ＰＡＤ到封裝引腳的所有物理連接，??比如銅背板信道【３６］就是由發(fā)送端和接收端之....

圖2.5典型的高速SerDa鏈路結(jié)構(gòu)框圖

２．２．１信道??高速ＳｅｒＤｅｓ鏈路的信道是指處在發(fā)送端和接收端之間用于信息傳遞的媒??介，可以是銅質(zhì)同軸電纜、雙絞線或印刷電路板等，也可以是單模光纖、多模??光纖或塑料光纖等，完整的信道包括從芯片ＰＡＤ到封裝引腳的所有物理連接，??比如銅背板信道【３６］就是由發(fā)送端和接收端之....

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