鑒于憶阻器陣列的交叉結(jié)構(gòu)具有天然的乘累加運(yùn)算加速特性,并且憶阻器本身擁有非常優(yōu)越的綜合存儲性能和類似神經(jīng)突觸的多值可調(diào)性,基于憶阻器陣列實(shí)現(xiàn)神經(jīng)形態(tài)處理芯片有望打破傳統(tǒng)計算機(jī)體系架構(gòu)的“馮洛依曼瓶頸”,為后摩爾時代高效率實(shí)現(xiàn)人工智能提供硬件續(xù)航支撐。然而現(xiàn)有器件水平下,實(shí)際的憶阻器件存在諸多的非理想特性,如非線性度、器件的波動、有限的位數(shù)精度和有限的高低阻值比等,與理想中完美的神經(jīng)突觸存在較大差距。特別是器件的非線性限制了突觸權(quán)值的有效調(diào)控,進(jìn)而制約了神經(jīng)網(wǎng)絡(luò)應(yīng)用時的識別率。另一方面,3D集成技術(shù)是憶阻器實(shí)現(xiàn)超高密度集成的重要途徑之一,為憶阻器在大規(guī)模神經(jīng)網(wǎng)絡(luò)上的應(yīng)用提供了技術(shù)基礎(chǔ),但傳統(tǒng)的憶阻器3D陣列模型存在仿真資源消耗巨大的問題限制了其在大規(guī)模陣列(如兆比特級)中的仿真測試,嚴(yán)重制約了憶阻器3D陣列在大規(guī)模神經(jīng)網(wǎng)絡(luò)應(yīng)用上的發(fā)展。本文針對現(xiàn)有器件水平下,設(shè)計可基于憶阻器陣列硬件實(shí)現(xiàn)的具有較高識別率的MLP神經(jīng)網(wǎng)絡(luò)開展研究。論文的主要工作如下:第2章綜述了當(dāng)前兩類重要的憶阻器集成陣列和MLP網(wǎng)絡(luò)的原理。首先綜述了憶阻器2D陣列的基本結(jié)構(gòu)、讀寫策略及其等效電路模型(第2.1節(jié))。然后,...

【文章頁數(shù)】：104 頁

【學(xué)位級別】：博士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景及意義
    1.2 研究內(nèi)容
    1.3 論文主要工作和章節(jié)安排
第二章 憶阻器陣列集成與MLP網(wǎng)絡(luò)綜述
    2.1 憶阻器2D陣列及模型
        2.1.1 憶阻器2D陣列的基本結(jié)構(gòu)
        2.1.2 憶阻器2D陣列的讀、寫策略
        2.1.3 憶阻器2D陣列的模型
    2.2 憶阻器3D陣列及模型
        2.2.1 憶阻器3D陣列的基本結(jié)構(gòu)
        2.2.2 憶阻器3D陣列的讀、寫策略
        2.2.3 憶阻器3D陣列模型
        2.2.4 存在的問題
    2.3 MLP網(wǎng)絡(luò)的原理
        2.3.1 MLP網(wǎng)絡(luò)的基本原理
        2.3.2 MLP網(wǎng)絡(luò)的二值化思路
        2.3.3 與陣列的關(guān)系
    2.4 本章小結(jié)
第三章 基于憶阻器2D陣列的二值化MLP網(wǎng)絡(luò)研究
    3.1 基于憶阻器2D陣列的二值化MLP網(wǎng)絡(luò)設(shè)計
        3.1.1 網(wǎng)絡(luò)結(jié)構(gòu)
        3.1.2 網(wǎng)絡(luò)的訓(xùn)練方法
        3.1.3 網(wǎng)絡(luò)的二值化應(yīng)用方法
    3.2 網(wǎng)絡(luò)的關(guān)鍵技術(shù)
        3.2.1 隱含層大小的設(shè)計
        3.2.2 陣列操作設(shè)計
        3.2.3 權(quán)值編碼策略
    3.3 驗(yàn)證仿真
        3.3.1 仿真參數(shù)
        3.3.2 讀、寫可行性仿真
        3.3.3 時延、功耗和占用面積的性能仿真
        3.3.4 器件非理想因素對網(wǎng)絡(luò)識別率的影響
    3.4 本章小結(jié)
第四章 憶阻器3D陣列建模及陣列特性分析
    4.1 憶阻器3D陣列建模
        4.1.1 憶阻器3D陣列的數(shù)據(jù)存儲模式
        4.1.2 憶阻器3D陣列簡化模型
    4.2 模型驗(yàn)證
        4.2.1 仿真參數(shù)
        4.2.2 簡化模型的讀、寫操作準(zhǔn)確性驗(yàn)證
        4.2.3 簡化模型的性能優(yōu)勢
    4.3 各參數(shù)對憶阻器3D陣列性能的影響
        4.3.1 器件非線性對陣列性能的影響
        4.3.2 高、低阻態(tài)阻值對陣列性能的影響
        4.3.3 讀取電壓對陣列性能的影響
        4.3.4 電極材料對陣列性能的影響
        4.3.5 兆比特級陣列參數(shù)的影響
    4.4 本章小結(jié)
第五章 基于憶阻器3D陣列的二值化MLP網(wǎng)絡(luò)研究
    5.1 基于憶阻器3D陣列的二值化MLP網(wǎng)絡(luò)設(shè)計
        5.1.1 網(wǎng)絡(luò)結(jié)構(gòu)
        5.1.2 網(wǎng)絡(luò)的二值化訓(xùn)練方法
    5.2 網(wǎng)絡(luò)的關(guān)鍵技術(shù)
        5.2.1 隱含層大小的設(shè)計
        5.2.2 面向二值化MLP網(wǎng)絡(luò)的憶阻器3D陣列操作策略
        5.2.3 權(quán)值編碼策略
    5.3 仿真驗(yàn)證
        5.3.1 仿真參數(shù)
        5.3.2 讀、寫可行性分析
        5.3.3 時延功耗和占用面積的性能分析
        5.3.4 器件耐久性對網(wǎng)絡(luò)識別率的影響
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 下一步工作
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果



本文編號：3888560