片上系統(tǒng)(SoC,System on Chip)廣泛應(yīng)用于各類電子設(shè)備中。為了降低風(fēng)險、加快設(shè)計進程,SoC設(shè)計普遍采用片上總線復(fù)用IP(Intellectual Property,知識產(chǎn)權(quán))的設(shè)計方式,因此片上總線成為決定SoC性能的關(guān)鍵因素。由于總線上主從設(shè)備數(shù)量的快速增長,傳統(tǒng)總線結(jié)構(gòu)難以滿足高速設(shè)備對吞吐率和訪問延遲的要求,制約了 SoC系統(tǒng)性能的進一步提升。為了解決這一問題,本文在AMBA2.0中AHB總線協(xié)議的基礎(chǔ)上,通過將主機側(cè)集中仲裁改為從機側(cè)分布仲裁,拆分功能模塊,使每臺主從設(shè)備擁有獨立互聯(lián)模塊的方法,利用Verilog設(shè)計出一種具有并行傳輸機制的新型總線架構(gòu)——AHB Bus Matrix(AHB總線矩陣)。在分析AMBA2.0和AMBA3.0協(xié)議的基礎(chǔ)上,定義AHB總線矩陣的功能,完成了整體架構(gòu)和微架構(gòu)設(shè)計。最后,在完成代碼設(shè)計的基礎(chǔ)上,實現(xiàn)代碼參數(shù)化,并使用Python編寫總線代碼生成工具,該工具可根據(jù)不同應(yīng)用需求生成AHB總線矩陣代碼。在驗證過程中,首先使用SystemVerilog編寫總線功能模型,搭建驗證環(huán)境。經(jīng)過功能仿真,驗證所設(shè)計總線的單次讀寫、增量讀...

【文章頁數(shù)】：78 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 課題背景
    1.2 國內(nèi)外研究現(xiàn)狀
        1.2.1 AMBA協(xié)議研究情況
        1.2.2 片上總線仲裁研究情況
        1.2.3 片上總線和片上網(wǎng)絡(luò)的比較
    1.3 研究課題來源及研究意義
    1.4 論文組織結(jié)構(gòu)
2 AHB總線概述
    2.1 AHB總線系統(tǒng)結(jié)構(gòu)
        2.1.1 總線簡介
        2.1.2 總線結(jié)構(gòu)
        2.1.3 使用缺陷
    2.2 AHB-Lite總線結(jié)構(gòu)
        2.2.1 總線簡介
        2.2.2 總線結(jié)構(gòu)
        2.2.3 使用缺陷
    2.3 總線傳輸原理
        2.3.1 基本傳輸
        2.3.2 突發(fā)傳輸
    2.4 本章小結(jié)
3 AHB總線矩陣系統(tǒng)
    3.1 AHB總線矩陣系統(tǒng)設(shè)計思路
    3.2 總線架構(gòu)設(shè)計
    3.3 總線微架構(gòu)設(shè)計
        3.3.1 地址譯碼模塊
        3.3.2 狀態(tài)機控制模塊
        3.3.3 信號寄存模塊
        3.3.4 主設(shè)備多路模塊
        3.3.5 從設(shè)備多路模塊
        3.3.6 仲裁模塊
    3.4 參數(shù)化設(shè)計
    3.5 本章小結(jié)
4 總線系統(tǒng)驗證環(huán)境
    4.1 總線功能模型
    4.2 總線矩陣仿真結(jié)構(gòu)
    4.3 比對模型仿真結(jié)構(gòu)
    4.4 驗證策略
    4.5 本章小結(jié)
5 仿真與結(jié)果分析
    5.1 AHB總線矩陣系統(tǒng)基本功能
        5.1.1 基本讀寫
        5.1.2 增量讀寫
        5.1.3 回環(huán)讀寫
    5.2 性能指標(biāo)分析
        5.2.1 訪問時間
        5.2.2 吞吐量
        5.2.3 面積
    5.3 本章小結(jié)
6 總結(jié)與展望
致謝
參考文獻
附錄
在校學(xué)習(xí)期間所發(fā)表的論文、專利、獲獎及社會評價等



本文編號：3837827