合成孔徑雷達(dá)(SAR)目標(biāo)識(shí)別即從包含背景雜波的干擾信息中提取有效目標(biāo)特征,并對(duì)目標(biāo)分類識(shí)別,該技術(shù)在軍事打擊和情報(bào)獲取等領(lǐng)域有著廣泛的應(yīng)用。隨著SAR圖像分辨率的提升,目標(biāo)識(shí)別難度逐漸增大,如何從海量SAR圖像中快速、準(zhǔn)確地對(duì)目標(biāo)分類識(shí)別,成為SAR研究領(lǐng)域的熱點(diǎn)。近年來,卷積神經(jīng)網(wǎng)絡(luò)(CNN)因其出色的特征提取能力已被很多學(xué)者應(yīng)用于SAR目標(biāo)識(shí)別。然而,CNN網(wǎng)絡(luò)復(fù)雜度的提升導(dǎo)致中央處理器(CPU)已很難完成大規(guī)模計(jì)算,實(shí)時(shí)進(jìn)行目標(biāo)識(shí)別更是難上加難;圖形處理器(GPU)加速性能突出但功耗太大,不能滿足工程應(yīng)用;相比之下,現(xiàn)場(chǎng)可編程門陣列(FPGA)具有低功耗、高并行度和開發(fā)靈活等特點(diǎn),被視為最具潛力的硬件加速平臺(tái)。基于以上背景,本文主要研究基于CNN的SAR目標(biāo)識(shí)別方法,并以FPGA作為硬件加速平臺(tái),設(shè)計(jì)面向SAR目標(biāo)識(shí)別的CNN加速器。首先,針對(duì)SAR目標(biāo)識(shí)別特定應(yīng)用,為了提高識(shí)別準(zhǔn)確率,對(duì)傳統(tǒng)CNN網(wǎng)絡(luò)進(jìn)行改進(jìn),設(shè)計(jì)了一種基于全卷積神經(jīng)網(wǎng)絡(luò)的SAR目標(biāo)識(shí)別方法;同時(shí)擴(kuò)充運(yùn)動(dòng)和靜止目標(biāo)獲取與識(shí)別(MSTAR)數(shù)據(jù)集,以避免網(wǎng)絡(luò)過擬合現(xiàn)象的產(chǎn)生。通過網(wǎng)絡(luò)可視化分析、準(zhǔn)確率曲線、損失...

【文章頁數(shù)】：92 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語對(duì)照表
第一章 緒論
    1.1 研究背景及意義
    1.2 SAR目標(biāo)識(shí)別研究現(xiàn)狀
    1.3 深度學(xué)習(xí)研究現(xiàn)狀
    1.4 FPGA加速技術(shù)研究現(xiàn)狀
    1.5 論文結(jié)構(gòu)安排
第二章 基于卷積神經(jīng)網(wǎng)絡(luò)的目標(biāo)識(shí)別方法
    2.1 卷積神經(jīng)網(wǎng)絡(luò)基本結(jié)構(gòu)
    2.2 卷積神經(jīng)網(wǎng)絡(luò)訓(xùn)練優(yōu)化方法
        2.2.1 訓(xùn)練方法
        2.2.2 過擬合問題優(yōu)化方法
    2.3 基于候選區(qū)域方法的網(wǎng)絡(luò)結(jié)構(gòu)
        2.3.1 R-CNN網(wǎng)絡(luò)
        2.3.2 Fast-RCNN網(wǎng)絡(luò)
        2.3.3 Faster-RCNN網(wǎng)絡(luò)
    2.4 本章小結(jié)
第三章 改進(jìn)CNN/Faster-RCNN網(wǎng)絡(luò)的SAR目標(biāo)識(shí)別研究
    3.1 基于改進(jìn)CNN網(wǎng)絡(luò)的SAR目標(biāo)識(shí)別
        3.1.1 改進(jìn)的CNN網(wǎng)絡(luò)模型
        3.1.2 SAR數(shù)據(jù)集擴(kuò)充
        3.1.3 實(shí)驗(yàn)結(jié)果與分析
    3.2 基于改進(jìn)Faster-RCNN網(wǎng)絡(luò)的SAR目標(biāo)識(shí)別
        3.2.1 改進(jìn)的Faster-RCNN網(wǎng)絡(luò)模型
        3.2.2 多目標(biāo)數(shù)據(jù)集擴(kuò)充
        3.2.3 實(shí)驗(yàn)結(jié)果與分析
    3.3 本章小結(jié)
第四章 面向SAR目標(biāo)識(shí)別的FPGA加速器設(shè)計(jì)
    4.1 基于ZYNQ Ultra Scale+MPSo C的設(shè)計(jì)方法
        4.1.1 ZYNQ Ultra Scale+MPSo C簡(jiǎn)介
        4.1.2 硬件描述語言設(shè)計(jì)
        4.1.3 高層次綜合設(shè)計(jì)
        4.1.4 軟硬件協(xié)同設(shè)計(jì)
    4.2 FPGA加速器總體框架設(shè)計(jì)
    4.3 FPGA加速器子模塊設(shè)計(jì)
        4.3.1 卷積運(yùn)算模塊
        4.3.2 激活函數(shù)模塊
        4.3.3 最大池化模塊
        4.3.4 Softmax分類器
    4.4 加速器數(shù)據(jù)傳輸與緩存設(shè)計(jì)
        4.4.1 PC與FPGA間數(shù)據(jù)傳輸
        4.4.2 高速數(shù)據(jù)緩存設(shè)計(jì)
    4.5 實(shí)驗(yàn)結(jié)果與分析
        4.5.1 實(shí)驗(yàn)環(huán)境搭建
        4.5.2 識(shí)別結(jié)果分析
        4.5.3 加速器性能與識(shí)別效率分析
        4.5.4 資源利用率與功耗分析
    4.6 本章小結(jié)
第五章 總結(jié)與展望
    5.1 論文總結(jié)
    5.2 工作展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介



本文編號(hào)：3829076