面向三維芯片的測(cè)試數(shù)據(jù)壓縮方法研究
發(fā)布時(shí)間:2023-05-30 18:32
隨著芯片制造業(yè)的迅猛發(fā)展,三維芯片的生產(chǎn)制造已經(jīng)逐步成為了可能。而隨著芯片集成度的升高,芯片測(cè)試所需要的測(cè)試數(shù)據(jù)量也在不斷增長(zhǎng)。測(cè)試數(shù)據(jù)量的增加會(huì)增加芯片測(cè)試時(shí)間、測(cè)試功耗以及測(cè)試所需存儲(chǔ)設(shè)備,這導(dǎo)致了芯片測(cè)試成本增加。因此,如何以較低的測(cè)試額外硬件開銷來換取較高的測(cè)試數(shù)據(jù)壓縮率是芯片測(cè)試研究的重中之重。本文針對(duì)如何降低三維芯片的測(cè)試數(shù)據(jù)量展開了如下研究:提出了一種使用三態(tài)編碼的基于字典的測(cè)試數(shù)據(jù)壓縮方案。首先利用部分輸入精簡(jiǎn)技術(shù)提高測(cè)試集中不確定位的比率,以提高字典編碼的成功率;然后通過調(diào)研發(fā)現(xiàn)一個(gè)能檢測(cè)識(shí)別三態(tài)信號(hào)的三態(tài)檢測(cè)電路,利用ATE能夠傳輸三態(tài)信號(hào)這一特性對(duì)測(cè)試集使用高阻值狀態(tài)‘Hi-Z’進(jìn)行標(biāo)記,打破了傳統(tǒng)的基于字典的測(cè)試數(shù)據(jù)壓縮方案在編碼位置上的限制。實(shí)驗(yàn)證明,本文所提出的方案的平均壓縮率達(dá)到了73.92%,該方案以較小的硬件開銷顯著提高了壓縮率,是一種可行的測(cè)試數(shù)據(jù)壓縮方案。并且在最后提出了該方案在三維芯片測(cè)試中的解壓電路,可以在三維芯片的各層內(nèi)實(shí)現(xiàn)該方案,有效的解決了三維芯片測(cè)試中測(cè)試數(shù)據(jù)量過大的問題,以降低測(cè)試成本。提出了一種使用相容壓縮算法的可重構(gòu)內(nèi)建自測(cè)試方案...
【文章頁數(shù)】:72 頁
【學(xué)位級(jí)別】:碩士
【文章目錄】:
致謝
摘要
Abstract
第一章 緒論
1.1 研究背景及意義
1.2 國(guó)內(nèi)外研究現(xiàn)狀
1.2.1 二維芯片測(cè)試技術(shù)研究現(xiàn)狀
1.2.2 三維芯片測(cè)試技術(shù)研究現(xiàn)狀
1.3 本文工作及結(jié)構(gòu)組織
第二章 三維芯片及其測(cè)試技術(shù)概述
2.1 三維芯片制造技術(shù)
2.1.1 芯片制造過程
2.1.2 TSV制造工藝
2.1.3 TSV故障
2.1.4 三維芯片堆疊技術(shù)
2.1.5 三維芯片的優(yōu)勢(shì)與挑戰(zhàn)
2.2 三維芯片測(cè)試問題
2.2.1 綁定前測(cè)試
2.2.2 綁定中測(cè)試
2.2.3 綁定后測(cè)試
2.3 內(nèi)建自測(cè)試(BIST)
2.4 測(cè)試數(shù)據(jù)壓縮方案
2.5 本章小結(jié)
第三章 使用三態(tài)編碼的基于字典的三維芯片測(cè)試數(shù)據(jù)壓縮方案
3.1 部分輸入精簡(jiǎn)技術(shù)預(yù)處理
3.2 由三態(tài)編碼組成的測(cè)試數(shù)據(jù)輸入
3.3 使用三態(tài)編碼的基于字典的測(cè)試數(shù)據(jù)壓縮方案
3.4 解壓結(jié)構(gòu)
3.5 實(shí)驗(yàn)結(jié)果
3.6 本章小結(jié)
第四章 使用相容壓縮算法的可重構(gòu)3D BIST方案
4.1 LFSR的基本原理及相關(guān)技術(shù)
4.1.1 LFSR基本工作原理
4.1.2 LFSR重播種技術(shù)
4.1.3 LFSR在三維芯片測(cè)試中的問題
4.2 基于LFSR可重配置的3D BIST方案
4.2.1 單層結(jié)構(gòu)
4.2.2 整體結(jié)構(gòu)
4.3 測(cè)試集相容壓縮算法
4.4 測(cè)試流程
4.5 實(shí)驗(yàn)結(jié)果
4.6 本章小結(jié)
第五章 總結(jié)與展望
5.1 全文總結(jié)
5.2 工作展望
參考文獻(xiàn)
攻讀碩士學(xué)位期間的學(xué)術(shù)活動(dòng)及成果情況
本文編號(hào):3824809
【文章頁數(shù)】:72 頁
【學(xué)位級(jí)別】:碩士
【文章目錄】:
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摘要
Abstract
第一章 緒論
1.1 研究背景及意義
1.2 國(guó)內(nèi)外研究現(xiàn)狀
1.2.1 二維芯片測(cè)試技術(shù)研究現(xiàn)狀
1.2.2 三維芯片測(cè)試技術(shù)研究現(xiàn)狀
1.3 本文工作及結(jié)構(gòu)組織
第二章 三維芯片及其測(cè)試技術(shù)概述
2.1 三維芯片制造技術(shù)
2.1.1 芯片制造過程
2.1.2 TSV制造工藝
2.1.3 TSV故障
2.1.4 三維芯片堆疊技術(shù)
2.1.5 三維芯片的優(yōu)勢(shì)與挑戰(zhàn)
2.2 三維芯片測(cè)試問題
2.2.1 綁定前測(cè)試
2.2.2 綁定中測(cè)試
2.2.3 綁定后測(cè)試
2.3 內(nèi)建自測(cè)試(BIST)
2.4 測(cè)試數(shù)據(jù)壓縮方案
2.5 本章小結(jié)
第三章 使用三態(tài)編碼的基于字典的三維芯片測(cè)試數(shù)據(jù)壓縮方案
3.1 部分輸入精簡(jiǎn)技術(shù)預(yù)處理
3.2 由三態(tài)編碼組成的測(cè)試數(shù)據(jù)輸入
3.3 使用三態(tài)編碼的基于字典的測(cè)試數(shù)據(jù)壓縮方案
3.4 解壓結(jié)構(gòu)
3.5 實(shí)驗(yàn)結(jié)果
3.6 本章小結(jié)
第四章 使用相容壓縮算法的可重構(gòu)3D BIST方案
4.1 LFSR的基本原理及相關(guān)技術(shù)
4.1.1 LFSR基本工作原理
4.1.2 LFSR重播種技術(shù)
4.1.3 LFSR在三維芯片測(cè)試中的問題
4.2 基于LFSR可重配置的3D BIST方案
4.2.1 單層結(jié)構(gòu)
4.2.2 整體結(jié)構(gòu)
4.3 測(cè)試集相容壓縮算法
4.4 測(cè)試流程
4.5 實(shí)驗(yàn)結(jié)果
4.6 本章小結(jié)
第五章 總結(jié)與展望
5.1 全文總結(jié)
5.2 工作展望
參考文獻(xiàn)
攻讀碩士學(xué)位期間的學(xué)術(shù)活動(dòng)及成果情況
本文編號(hào):3824809
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