隨著超大規(guī)模集成電路技術(shù)的發(fā)展,芯片集成度和規(guī)模急劇增加。集成電路按比例縮小的發(fā)展已逼近極限,最有可能解決降低互連延遲、提高電路性能的三維(3D)集成電路越來越受到人們的重視。作為一種系統(tǒng)級架構(gòu)的新型設(shè)計(jì)方法,3D集成電路通過硅通孔(Through-Silicon-Via,TSV)技術(shù)用來提供多個(gè)晶片(Die)垂直方向的通信。這種技術(shù)可以克服特征尺寸限制,大幅度提高芯片晶體管密度。但是,目前3D集成電路的物理設(shè)計(jì)流程沒有統(tǒng)一標(biāo)準(zhǔn),EDA領(lǐng)域的研究并不完善。所以,研究基于EDA工具的3D集成電路物理設(shè)計(jì)方法成為了推動(dòng)3D集成電路發(fā)展的關(guān)鍵。本文針對3D集成電路物理設(shè)計(jì)進(jìn)行了研究。本文分析了集成電路的物理設(shè)計(jì)方法,針對3D芯片物理設(shè)計(jì)的布局布線流程,提出了一種將存儲(chǔ)單元與邏輯單元分層的物理設(shè)計(jì)方法,將2D芯片轉(zhuǎn)換為3D芯片。本文實(shí)現(xiàn)了2D芯片轉(zhuǎn)換為3D芯片的網(wǎng)表分層設(shè)計(jì)。對設(shè)計(jì)進(jìn)行邏輯綜合,獲得門級網(wǎng)表后,提出了一種剝離存儲(chǔ)單元網(wǎng)表的算法,拆分網(wǎng)表中的存儲(chǔ)單元與邏輯單元,實(shí)現(xiàn)了芯片2D-3D網(wǎng)表的分層。本文實(shí)現(xiàn)了3D芯片上層存儲(chǔ)單元的位置優(yōu)化設(shè)計(jì)。針對3D芯片物理設(shè)計(jì)中上層存儲(chǔ)單元出現(xiàn)的布...

【文章頁數(shù)】：81 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 課題背景及研究意義
    1.2 3D集成電路設(shè)計(jì)的發(fā)展
        1.2.1 3D集成電路的概念
        1.2.2 硅通孔(TSV)種類分析
    1.3 關(guān)于3D集成電路的研究
        1.3.1 3D集成電路技術(shù)的問題與優(yōu)勢
        1.3.2 3D集成電路EDA工具的發(fā)展
    1.4 本課題的研究內(nèi)容與結(jié)構(gòu)
第2章 3D芯片的物理設(shè)計(jì)
    2.1 集成電路物理設(shè)計(jì)基本概念
    2.2 2D芯片物理設(shè)計(jì)分析
    2.3 2D芯片轉(zhuǎn)化3D芯片
    2.4 本章小結(jié)
第3章 3D芯片分層算法
    3.1 2D電路轉(zhuǎn)3D電路的分層算法
        3.1.1 行層疊分層算法
        3.1.2 中心分割法
    3.2 門級網(wǎng)表的生成
    3.3 存儲(chǔ)單元與邏輯單元分層算法
    3.4 本章小節(jié)
第4章 上層存儲(chǔ)單元定位算法
    4.1 上層存儲(chǔ)單元坐標(biāo)確定
        4.1.1 2D芯片物理設(shè)計(jì)
        4.1.2 DEF文件提取
    4.2 上層存儲(chǔ)單元坐標(biāo)確定與修正算法
        4.2.1 存儲(chǔ)單元坐標(biāo)提取與確定
        4.2.2 上層存儲(chǔ)單元坐標(biāo)修正
    4.3 存儲(chǔ)單元坐標(biāo)確定及修正算法的應(yīng)用
    4.4 本章小結(jié)
第5章 芯片分層物理設(shè)計(jì)
    5.1 下層邏輯單元物理設(shè)計(jì)
    5.2 上層存儲(chǔ)單元物理設(shè)計(jì)
        5.2.1 TSV單元生成
        5.2.2 TSV單元插入
    5.3 下層PAD單元生成及布局
        5.3.1 下層PAD單元生成
        5.3.2 下層PAD單元插入
    5.4 仿真模擬結(jié)果驗(yàn)證
        5.4.1 驗(yàn)證平臺(tái)
        5.4.2 結(jié)果數(shù)據(jù)及分析
    5.5 本章小結(jié)
結(jié)論
參考文獻(xiàn)
攻讀碩士學(xué)位期間所發(fā)表的學(xué)術(shù)成果
致謝



本文編號：3815204