隨著集成電路行業(yè)的發(fā)展,逐步提升的設(shè)計(jì)復(fù)雜性、穩(wěn)定提高的電路性能、不斷縮小的芯片尺寸與不斷提升的集成度等眾多因素影響,對(duì)設(shè)計(jì)的電路時(shí)序有了更加高的要求。時(shí)序分析是集成電路設(shè)計(jì)中十分重要的一個(gè)方面,它能檢驗(yàn)設(shè)計(jì)在時(shí)序上的正確性,決定芯片在指定的頻率下是否能正常工作。因此,它也是芯片是否可以進(jìn)行流片的重要參考點(diǎn)。為保證芯片在預(yù)期性能要求下能正常工作,時(shí)序驗(yàn)證必須考慮眾多的因素,通常所使用的時(shí)序檢驗(yàn)技術(shù)已經(jīng)無法滿足復(fù)雜性如此高的時(shí)序檢驗(yàn)要求。本文旨在研究適合大型規(guī)模集成電路的靜態(tài)時(shí)序分析方法,借以檢查電路設(shè)計(jì)在時(shí)序方面是否準(zhǔn)確,并保障電路設(shè)計(jì)能夠在所要求的工作頻率之下正常工作�；诟咝阅芪⑻幚砥鱅P核的研制,對(duì)靜態(tài)時(shí)序分析的基本情況進(jìn)行研究,包括國(guó)內(nèi)外的研究現(xiàn)狀,靜態(tài)時(shí)序的基本原理等。主要完成以下研究工作:(1)對(duì)高性能微處理器IP核內(nèi)的各單元進(jìn)行時(shí)序建模�；贜anotime(NT)對(duì)不同的復(fù)雜D觸發(fā)器和多米諾結(jié)構(gòu)進(jìn)行時(shí)序模型提取,采取不同的處理方式,解決了單元拓?fù)浣Y(jié)構(gòu)識(shí)別錯(cuò)誤的問題。建立了檢查機(jī)制來保證建庫的準(zhǔn)確性,并在此基礎(chǔ)上對(duì)高性能微處理器IP核進(jìn)行時(shí)序驗(yàn)證。(2)采用分層處理思想對(duì)...

【文章頁數(shù)】：68 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 研究背景與意義
    1.2 后端設(shè)計(jì)的國(guó)內(nèi)外研究現(xiàn)狀
    1.3 論文的研究?jī)?nèi)容
    1.4 論文結(jié)構(gòu)
第2章 靜態(tài)時(shí)序分析的概述
    2.1 延時(shí)計(jì)算方法
    2.2 時(shí)序路徑分析方法
    2.3 靜態(tài)時(shí)序分析模式
第3章 時(shí)序建模
    3.1 標(biāo)準(zhǔn)單元時(shí)序建模
        3.1.1 Configure文件設(shè)置
        3.1.2 仿真模型配置
        3.1.3 結(jié)果驗(yàn)證機(jī)制
    3.2 非標(biāo)準(zhǔn)單元時(shí)序建模
        3.2.1 時(shí)序建模環(huán)境配置
        3.2.2 結(jié)構(gòu)識(shí)別
        3.2.3 仿真驗(yàn)證
    3.3 SRAM模塊時(shí)序建模
        3.3.1 SRAM時(shí)序建模流程
        3.3.2 典型信號(hào)分析
第4章 靜態(tài)時(shí)序分析實(shí)現(xiàn)
    4.1 時(shí)序環(huán)境搭建和約束設(shè)置
        4.1.1 STA環(huán)境配置
        4.1.2 時(shí)序約束設(shè)置
    4.2 時(shí)序檢查及修復(fù)
        4.2.1 時(shí)序修改前報(bào)告
        4.2.2 違例路徑修復(fù)及方法
        4.2.3 建立時(shí)間優(yōu)化方法
        4.2.4 保持時(shí)間優(yōu)化方法
    4.3 時(shí)序分析覆蓋率報(bào)告
第5章 形式驗(yàn)證實(shí)現(xiàn)
    5.1 形式驗(yàn)證原理
    5.2 形式驗(yàn)證結(jié)果分析
第6章 總結(jié)與展望
參考文獻(xiàn)
致謝
個(gè)人簡(jiǎn)歷
在校期間發(fā)表的學(xué)術(shù)論文及研究成果



本文編號(hào)：3780894