針對(duì)集成電路測(cè)試過(guò)程中測(cè)試時(shí)間長(zhǎng),影響測(cè)試效率的問(wèn)題,提出了一種集成電路測(cè)試流程分級(jí)動(dòng)態(tài)調(diào)整方法.通過(guò)統(tǒng)計(jì)樣本集成電路中每種測(cè)試類型和每條測(cè)試向量的測(cè)試故障率來(lái)建立貝葉斯概率模型,根據(jù)其命中故障點(diǎn)的概率高低分級(jí)調(diào)整它們的加載順序.隨著測(cè)試的進(jìn)行,不斷收集測(cè)試數(shù)據(jù),動(dòng)態(tài)更新測(cè)試類型和測(cè)試向量的測(cè)試故障率,同步調(diào)整測(cè)試類型以及測(cè)試向量的加載順序.實(shí)驗(yàn)表明,使用動(dòng)態(tài)調(diào)整后的測(cè)試流程可以更早的發(fā)現(xiàn)故障電路,顯著減少故障電路的測(cè)試時(shí)間,提高測(cè)試效率.本算法是完全基于軟件的,不需要增加硬件開銷,可以相容于傳統(tǒng)的集成電路測(cè)試流程.

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【文章目錄】：
1 引言
2 電路測(cè)試流程分級(jí)動(dòng)態(tài)調(diào)整方法描述
    2.1 主要思想
    2.2 算法描述
        2.2.1 初始化
        2.2.2 初步排序
            (1)測(cè)試類型排序
            (2)測(cè)試向量排序
        2.2.3 動(dòng)態(tài)調(diào)整
3 實(shí)驗(yàn)結(jié)果
    3.1 仿真實(shí)驗(yàn)
    3.2 集成電路實(shí)驗(yàn)
4 結(jié)論



本文編號(hào)：3780719