為滿足高速、高集成度和低EMI的要求,提出了一種分離柵VDMOS器件。通過在JFET區(qū)集成梳狀MOS電容、漂移區(qū)電阻,構(gòu)成內(nèi)部集成RC吸收器,減小了器件關(guān)斷過程中漏端電壓斜率dV_ds/dt和電流斜率dI_d/dt。仿真結(jié)果表明,相比于常規(guī)VDMOS,該VDMOS的漏端過沖電壓從535 V降低到283 V,抖動頻率從42 MHz降低到33 MHz,抖動持續(xù)時間從65 ns縮短到30 ns。

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【文章目錄】：
0 引 言
1 器件設(shè)計(jì)背景
2 器件結(jié)構(gòu)及原理
3 仿真結(jié)果與分析
4 結(jié) 論



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