基于CMOS 90 nm工藝設(shè)計(jì)了一款采用時(shí)域比較器的10位逐次逼近型模數(shù)轉(zhuǎn)換器（successive approximation register analog-to-digital convertor,SAR ADC）.與傳統(tǒng)動(dòng)態(tài)比較器相比,時(shí)域比較器利用差分多級(jí)電壓控制型延時(shí)線將電壓信號(hào)轉(zhuǎn)為時(shí)間信號(hào),并通過(guò)鑒相器鑒別相位差而得到比較器結(jié)果,減小了共模偏移對(duì)比較器的影響和靜態(tài)功耗.同時(shí),電路采用部分單調(diào)式的電容陣列電壓轉(zhuǎn)換過(guò)程,有效減小電容陣列總電容及其功耗.仿真結(jié)果表明,在電源電壓1 V,采樣率308 kS/s,信號(hào)幅度0.9 V的情況下,有效位數(shù)（ENOB）為9.45 bits,功耗為13.48μW. 

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【文章目錄】：
1 SAR ADC整體結(jié)構(gòu)
2 電路設(shè)計(jì)
    2.1 柵壓自舉開(kāi)關(guān)
    2.2 時(shí)域比較器
    2.3 控制邏輯單元及時(shí)序
3 仿真結(jié)果與分析
4 結(jié) 論


【參考文獻(xiàn)】：
期刊論文
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[2]A/D器件的發(fā)展[J]. 林朋飛,陳少昌.  微型機(jī)與應(yīng)用. 2016(18)
[3]逐次逼近（SAR）模數(shù)轉(zhuǎn)換器進(jìn)展[J]. 劉萌,馬奎,劉嬌,傅興華.  電子設(shè)計(jì)工程. 2015(15)

碩士論文
[1]低壓、低功耗、高精度的逐次逼近型ADC設(shè)計(jì)[D]. 黃海.電子科技大學(xué) 2013



本文編號(hào)：3715300