隨著萬物互聯(lián)時代的到來,各個領(lǐng)域內(nèi)的數(shù)據(jù)量爆炸式增長。深度學(xué)習算法能夠幫助各個領(lǐng)域的人員從海量數(shù)據(jù)中挖掘出用戶的需求,提取有價值的信息。隨著深度學(xué)習算法的不斷更新,深度學(xué)習的應(yīng)用在各個場景中的準確度越來越高。但這也增加了神經(jīng)網(wǎng)絡(luò)計算的數(shù)據(jù)量和復(fù)雜度。速度瓶頸、功耗問題以及對大規(guī)模計算平臺的依賴已經(jīng)成為了深度學(xué)習應(yīng)用發(fā)展不可忽視的阻礙。針對以上問題,圍繞主流的深度學(xué)習芯片發(fā)展趨勢,以現(xiàn)階段應(yīng)用范圍最為廣泛的卷積神經(jīng)CNN網(wǎng)絡(luò)為核心,對CNN網(wǎng)絡(luò)中的卷積層、池化層、批量歸一化層、激活函數(shù)層、全連接層的內(nèi)部計算原理進行研究學(xué)習,發(fā)現(xiàn)大多數(shù)算術(shù)運算都可以聚合為向量運算,而且經(jīng)常需要對這些排列整齊的數(shù)據(jù)進行密集的、連續(xù)的和可變長度的訪問。以此為出發(fā)點,利用神經(jīng)網(wǎng)絡(luò)運算中潛在的數(shù)據(jù)級并行性和數(shù)據(jù)局部性的計算特點,選擇對現(xiàn)階段應(yīng)用效果最好的卷積神經(jīng)網(wǎng)絡(luò)算法進行ASIC硬件實現(xiàn)。在本文中設(shè)計了向量處理IP核ME,它是深度學(xué)習加速器中計算單元的一部分,用來完成除卷積運算外其它向量運算功能。在本文中還定義了向量處理IP核ME模塊的指令集,并根據(jù)需要完成的功能把ME模塊劃分為訪存控制模塊MD和計算控制模塊M... 

【文章頁數(shù)】：69 頁

【學(xué)位級別】：碩士

【文章目錄】：
致謝
摘要
ABSTRACT
1 引言
    1.1 研究背景及意義
    1.2 國內(nèi)外深度學(xué)習計算平臺研究現(xiàn)狀
        1.2.1 GPU
        1.2.2 FPGA
        1.2.3 ASIC
    1.3 論文的研究內(nèi)容
    1.4 論文的組織結(jié)構(gòu)
    1.5 本章小結(jié)
2 深度學(xué)習與卷積神經(jīng)網(wǎng)絡(luò)
    2.1 深度學(xué)習概述
    2.2 卷積神經(jīng)網(wǎng)絡(luò)
        2.2.1 卷積層
        2.2.2 池化層
        2.2.3 批量規(guī)范化層
        2.2.4 激活函數(shù)層
        2.2.5 全連接層
    2.3 本章小結(jié)
3 向量處理IP核ME設(shè)計
    3.1 矩陣運算加速
    3.2 ME整體框架設(shè)計及模塊劃分
    3.3 訪存控制MD模塊設(shè)計
        3.3.1 地址生成單元設(shè)計
        3.3.2 譯碼器設(shè)計
    3.4 FIFO模塊設(shè)計
        3.4.1 讀數(shù)據(jù)相關(guān)設(shè)計
        3.4.2 寫數(shù)據(jù)相關(guān)設(shè)計
    3.5 計算控制MC模塊設(shè)計
        3.5.1 池化模塊設(shè)計
        3.5.2 分段線性函數(shù)模塊設(shè)計
        3.5.3 向量除法模塊設(shè)計
        3.5.4 向量ALU模塊設(shè)計
        3.5.5 向量乘法模塊設(shè)計
        3.5.6 批量歸一化模塊設(shè)計
    3.6 ME指令編碼及寄存器定義
        3.6.1 ME指令編碼
        3.6.2 ME寄存器定義
    3.7 本章小結(jié)
4 仿真與綜合
    4.1 功能仿真
        4.1.1 MXP模塊功能仿真
        4.1.2 AVEP模塊功能仿真
        4.1.3 PWL模塊功能仿真
        4.1.4 ADD模塊功能仿真
        4.1.5 BN模塊功能仿真
    4.2 邏輯綜合
    4.3 本章小結(jié)
5 驗證與性能分析
    5.1 搭建深度學(xué)習加速器
        5.1.1 主控制器
        5.1.2 DMA模塊
        5.1.3 內(nèi)部存儲SRAM生成及配置
        5.1.4 計算模塊
        5.1.5 DDR生成及配置
        5.1.6 AXI總線生成及配置
    5.2 實驗平臺介紹
    5.3 實驗流程
    5.4 性能分析
    5.5 本章小結(jié)
6 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
參考文獻
作者簡歷及攻讀碩士學(xué)位期間取得的研究成果
學(xué)位論文數(shù)據(jù)集


【參考文獻】：
期刊論文
[1]基于卷積神經(jīng)網(wǎng)絡(luò)的圖片驗證碼識別[J]. 張濤,張樂樂.  電子測量技術(shù). 2018(14)
[2]基于深度神經(jīng)網(wǎng)絡(luò)的關(guān)鍵詞識別系統(tǒng)[J]. 孫彥楠,夏秀渝.  計算機系統(tǒng)應(yīng)用. 2018(05)
[3]采用卷積神經(jīng)網(wǎng)絡(luò)的小幅文本圖像重聚焦算法[J]. 王康康,王柯儼,李云松.  西安電子科技大學(xué)學(xué)報. 2018(04)
[4]應(yīng)用深度卷積神經(jīng)網(wǎng)絡(luò)的色織物缺陷檢測[J]. 景軍鋒,范曉婷,李鵬飛,洪良.  紡織學(xué)報. 2017(02)
[5]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器[J]. 余子健,馬德,嚴曉浪,沈君成.  計算機工程. 2017(01)
[6]Synopsys推出快速原型系統(tǒng)HAPS-60系列[J]. 本刊通訊員.  電子與封裝. 2010(06)

碩士論文
[1]基于可重構(gòu)SoC平臺的神經(jīng)網(wǎng)絡(luò)加速器設(shè)計[D]. 李宏煒.南京大學(xué) 2018
[2]基于FPGA的深度學(xué)習加速器設(shè)計與實現(xiàn)[D]. 余奇.中國科學(xué)技術(shù)大學(xué) 2016
[3]深度學(xué)習算法可重構(gòu)加速器關(guān)鍵技術(shù)研究[D]. 劉志強.國防科學(xué)技術(shù)大學(xué) 2014
[4]基于FPGA的永磁同步電機神經(jīng)網(wǎng)絡(luò)解耦控制設(shè)計與實現(xiàn)[D]. 董立威.電子科技大學(xué) 2014



本文編號：3696871