模數(shù)轉(zhuǎn)換器（ADC）作為模擬信號(hào)向數(shù)字信號(hào)轉(zhuǎn)換的媒介,是物理世界與數(shù)字世界的接口,它的性能逐漸成為模數(shù)混合系統(tǒng)性能的決定因素。隨著5G時(shí)代的臨近和自主化智能化設(shè)備的興起,整機(jī)內(nèi)部模數(shù)混合芯片對ADC的速度精度和功耗提出了更高的要求。在高速高精度ADC領(lǐng)域,流水線型ADC一直占有主導(dǎo)地位,然而隨著工藝尺寸和電源電壓的下降,內(nèi)部MDAC的設(shè)計(jì)難度越來越大,功耗效率難以提高。逐次逼近型ADC以其數(shù)字化程度高、功耗低、兼容性強(qiáng)的特點(diǎn)為模數(shù)轉(zhuǎn)換器設(shè)計(jì)提供了新的思路,模數(shù)轉(zhuǎn)換器不再局限于單一結(jié)構(gòu),產(chǎn)生了很多基于逐次逼近型ADC的混合結(jié)構(gòu)。流水線逐次逼近型ADC作為混合結(jié)構(gòu)的典型代表成為研究的熱點(diǎn)。本文以Pipelined SAR ADC這種混合型ADC架構(gòu),在40nm CMOS工藝下研究設(shè)計(jì)了一款14位100MSPS Pipelined SAR ADC。本文采用Top-down的設(shè)計(jì)理念,根據(jù)Pipelined SAR ADC結(jié)構(gòu)和工作特點(diǎn),結(jié)合matlab建模,分析了流水線級(jí)數(shù)和級(jí)精度對速度和功耗的影響,確定系統(tǒng)架構(gòu)為6_（1）+9的分配方案,并對動(dòng)態(tài)殘差放大器的特點(diǎn)和主要結(jié)... 

【文章頁數(shù)】：95 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 研究工作的背景與意義
    1.2 Pipelined SAR ADC的國內(nèi)外研究歷史與發(fā)展趨勢
    1.3 本文的主要工作與創(chuàng)新
    1.4 本論文的結(jié)構(gòu)安排
第二章 ADC基本理論與結(jié)構(gòu)
    2.1 基本原理
    2.2 性能參數(shù)
        2.2.1 靜態(tài)參數(shù)
        2.2.2 動(dòng)態(tài)參數(shù)
    2.3 ADC的基本結(jié)構(gòu)
        2.3.1 快閃型ADC
        2.3.2 時(shí)間交織型ADC
        2.3.3 流水線型ADC
        2.3.4 逐次逼近型ADC
    2.4 本章小結(jié)
第三章 14位100MSPS PIPELINED SAR ADC系統(tǒng)架構(gòu)設(shè)計(jì)
    3.1 Pipelined SAR ADC結(jié)構(gòu)及工作原理
    3.2 Pipelined SAR ADC的系統(tǒng)設(shè)計(jì)及分析
        3.2.1 級(jí)數(shù)和級(jí)精度分析與設(shè)計(jì)
        3.2.2 Pipelined SAR ADC非理想因素分析
        3.2.3 冗余技術(shù)
        3.2.4 動(dòng)態(tài)殘差放大器
    3.3 14位100MSPS Pipelined SAR ADC架構(gòu)設(shè)計(jì)
        3.3.1 系統(tǒng)結(jié)構(gòu)
        3.3.2 異步時(shí)序
        3.3.3 校正
    3.4 本章小結(jié)
第四章 14位100MSPS PIPELINED SAR ADC關(guān)鍵模塊設(shè)計(jì)與仿真
    4.1 DAC陣列設(shè)計(jì)
        4.1.1 電容權(quán)重設(shè)計(jì)
        4.1.2 電容大小設(shè)計(jì)
        4.1.3 DAC切換方式
    4.2 采樣電路設(shè)計(jì)
        4.2.1 采樣時(shí)間
        4.2.2 柵壓自舉開關(guān)設(shè)計(jì)
        4.2.3 仿真結(jié)果
    4.3 比較器設(shè)計(jì)
        4.3.1 噪聲失調(diào)模型
        4.3.2 比較器結(jié)構(gòu)設(shè)計(jì)
        4.3.3 失調(diào)自校正
        4.3.4 仿真結(jié)果
    4.4 SAR邏輯設(shè)計(jì)
        4.4.1 DAC開關(guān)控制邏輯電路
        4.4.2 移位與數(shù)據(jù)寄存邏輯
    4.5 穩(wěn)定的動(dòng)態(tài)殘差放大器設(shè)計(jì)
        4.5.1 電路結(jié)構(gòu)與原理
        4.5.2 非理想因素分析與電路設(shè)計(jì)
        4.5.3 PVT補(bǔ)償
    4.6 本章小結(jié)
第五章 系統(tǒng)仿真與版圖實(shí)現(xiàn)
    5.1 系統(tǒng)前仿
        5.1.1 單級(jí)ADC性能
        5.1.2 系統(tǒng)性能
    5.2 版圖設(shè)計(jì)及后仿
        5.2.1 版圖布局
        5.2.2 電容陣列
        5.2.3 版圖設(shè)計(jì)
        5.2.4 后仿整體性能
    5.3 本章小結(jié)
第六章 全文總結(jié)與展望
    6.1 全文總結(jié)
    6.2 后續(xù)工作展望
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的成果


【參考文獻(xiàn)】：
博士論文
[1]Pipelined SAR模數(shù)轉(zhuǎn)換關(guān)鍵技術(shù)研究[D]. 羅建.電子科技大學(xué) 2019
[2]基于非二進(jìn)制量化算法的逐次逼近模數(shù)轉(zhuǎn)換器的設(shè)計(jì)[D]. 杜翎.電子科技大學(xué) 2016

碩士論文
[1]分辨率可配置型高速SAR ADC的研究與設(shè)計(jì)[D]. 王偉.電子科技大學(xué) 2016



本文編號(hào)：3696369