嵌入式可編程門陣列核（eFPGA）在定制過程中的每一次迭代,都需要在新生成的布線資源圖（RRG）上進行布線,進而完成該次迭代對面積/時序等參數(shù)的評估。傳統(tǒng)的eFPGA RRG建圖方法,在每次評估迭代時都需要重新生成全芯片的結(jié)構(gòu)描述并在其基礎上建立布線邊和布線點,建圖問題復雜度隨芯片規(guī)模線性增大,很容易達到性能瓶頸。為了應對上述挑戰(zhàn),首先針對復用單元類型建立其RRG模型以及互連關(guān)系模型,然后采用一種根據(jù)資源排布關(guān)系,以動態(tài)拼接方式即時生成不同待評估陣列規(guī)模RRG的方法。實驗證明,其相較于傳統(tǒng)方法,在復用單元類型庫不變的eFPGA評估過程中,依賴更小且近乎不變的數(shù)據(jù)庫,建圖總時間降低了約84%,內(nèi)存峰值占用平均降低了約64%,從而提高了eFPGA的評估效率。 

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【參考文獻】：
期刊論文
[1]ARCHITECTURE MODEL AND RESOURCE GRAPH BUILDING ALGORITHM FOR DETAILED FPGA ARCHITECTURE DESIGN[J]. Li Zhihua,Yang Haigang,Yang Liqun,Li Wei,Huang Juan.  Journal of Electronics（China）. 2014(06)



本文編號：3691742