頻率合成技術(shù)的最早提出在二十世紀(jì)三十年代,至今為止有大量的頻率合成相關(guān)的研究與設(shè)計(jì)被提出,在各類(lèi)的電子通訊系統(tǒng)發(fā)展過(guò)程中發(fā)揮著至關(guān)重要的作用。S波段一直是一個(gè)非常重要的頻段,廣泛應(yīng)用于雷達(dá)通信、衛(wèi)星通信、藍(lán)牙設(shè)備、無(wú)線(xiàn)設(shè)備甚至于當(dāng)下熱門(mén)的5G技術(shù),在這樣一個(gè)設(shè)計(jì)背景之下本文提出設(shè)計(jì)一款工作在S波段的頻率合成器。根據(jù)工作類(lèi)型和設(shè)計(jì)方法的不同,頻率合成器有很多分類(lèi),本文選擇使用了鎖相頻率合成的技術(shù)路線(xiàn),首先介紹分析了鎖相環(huán)路的結(jié)構(gòu)組成,包括參考源、鑒相器、環(huán)路濾波器、壓控振蕩器等器件,隨后根據(jù)鎖相環(huán)路的相位模型,推導(dǎo)計(jì)算了鎖相環(huán)路的傳輸函數(shù),并對(duì)鎖相環(huán)的相位噪聲與雜散指標(biāo)進(jìn)行了簡(jiǎn)要分析。本文根據(jù)晶體管電路和振蕩器電路的設(shè)計(jì)理論,結(jié)合了經(jīng)典的Leeson公式和品質(zhì)因數(shù)理論討論,在A(yíng)DS（Advanced Design System）軟件中針對(duì)振蕩器電路偏置電路、調(diào)諧電路、反饋回路等進(jìn)行了相關(guān)仿真,基于品質(zhì)因數(shù)的改進(jìn)模型,一定程度上改善了振蕩器電路的相位噪聲特性,最終成功設(shè)計(jì)、制作了一個(gè)工作在3.0GHz到3.6GHz的壓控振蕩器（Voltage Controlled Oscillator）,... 

【文章來(lái)源】：電子科技大學(xué)四川省211工程院校985工程院校教育部直屬院校

【文章頁(yè)數(shù)】：86 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

（a）93.4-108.5GHz頻率合成器CMOS版圖（b）超低相噪頻率合成器原理圖

也有針對(duì) DDS 的應(yīng)用特點(diǎn)進(jìn)行拓展的應(yīng)用研究，2011 年在文獻(xiàn) [10] 中，作者首先在傳統(tǒng)單個(gè)的 DDS 電路中加載顫動(dòng)信號(hào)以抑制雜散信號(hào)，然后將多個(gè) DDS電路以陣列形式組合起來(lái)如圖1-2，以實(shí)現(xiàn)最大程度的雜散抑制功能；2017 年作者 N Pallavi 等人使用 DDS 和 FPGA 設(shè)計(jì)和實(shí)現(xiàn)了一種線(xiàn)性調(diào)頻波的方法，該種設(shè)計(jì)方法使用 DDS 信號(hào)作為控制信號(hào)控制相位累加器，實(shí)現(xiàn)了 60MHz 頻寬的線(xiàn)性調(diào)頻波形輸出[11]；在文獻(xiàn) [12] 中，作者 Ryabov I.V. 等人于 2018 年發(fā)表提出了一種新的直接數(shù)字頻率合成的方法，并利用其生成了具有高跳頻速度的調(diào)頻信號(hào)，該種直接數(shù)字頻率合成方法適用于快跳頻或是慢跳頻的無(wú)線(xiàn)電通訊系統(tǒng)；2018 年O.I.Polikarovskykh 等人提出了一種校正脈沖信號(hào)中時(shí)間位置的方法，通過(guò)理論模型和詳細(xì)的數(shù)學(xué)推導(dǎo)提出了一種在 DDS 頻率合成器中改善輸出信號(hào)幅度、相噪特性的方法[13]。1.3 主要工作內(nèi)容本文通過(guò)對(duì)鎖相環(huán)電路和鎖相頻率合成技術(shù)的學(xué)習(xí)與討論，配合基于晶體管電路的壓控振蕩器設(shè)計(jì)以及環(huán)路濾波器等其他環(huán)路電路部件

利用數(shù)字電路來(lái)實(shí)現(xiàn)鑒相器功能的器件稱(chēng)為數(shù)字鑒相器，有很多種實(shí)現(xiàn)方法，比如門(mén)鑒相器、觸發(fā)器式鑒相器、雙 D 觸發(fā)器式鑒相器等等。圖2-5中電路就采用了或非門(mén)、與門(mén)的組合設(shè)計(jì)了一款數(shù)字鑒相器，該電路節(jié)約了版圖設(shè)計(jì)空間，降低了電路帶來(lái)的低頻噪聲[16]。圖 2-5 某門(mén)電路數(shù)字鑒相器現(xiàn)代常用 PLL 集成芯片中整合了數(shù)字鑒相器，ADF 系列芯片就采用了雙觸發(fā)器三態(tài)鑒相器的設(shè)計(jì)，見(jiàn)圖2-6，該電路由兩個(gè)邊沿觸發(fā)的 D 觸發(fā)器和一個(gè)與非門(mén)組成，D 觸發(fā)器的輸入端都接入高電平，時(shí)鐘輸入分別接入兩個(gè)欲鑒相比較的信號(hào)輸入，從零狀態(tài)開(kāi)始兩個(gè)觸發(fā)器輸出均為 0


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