近年來,人們對智能移動終端的數(shù)據(jù)存儲需求不斷增大,對數(shù)據(jù)處理速度要求增強,對電池的使用時長也提出更高要求。LPDDR（Low Power Double Data Rate）SDRAM因具備低功耗和高存儲密度的特點而廣泛應用于移動設備中,至今已發(fā)展至LPDDR4,接口傳輸速率高達400MB/s。傳輸速率的不斷提高為系統(tǒng)提供了更快的數(shù)據(jù)處理速率以及更寬的處理流量。SOC芯片通過內部LPDDR4接口與片外SDRAM進行實時通信,傳輸接口是芯片與存儲器之間的通信樞紐�，F(xiàn)今,通過SIP封裝技術將SOC芯片與內存SDRAM封裝于一體已成為主流,內部接口與片外SDRAM通過球形封裝陣列相連,該技術在實現(xiàn)了系統(tǒng)級集成的同時增加了面積利用率。但與此同時,芯片有限的外露管腳使測試的復雜度急劇增加,如何保證接口與存儲器的優(yōu)良連接性,如何不讓傳輸接口成為芯片與存儲器之間通信的短板,如何保證接口實現(xiàn)功能的正確性,都是需要通過測試解決的問題。本論文在深入研究JEDEC發(fā)布的LPDDR4 SDRAM標準的基礎上,分析與其通信的接口所必須具備的關鍵因素,闡述了LPDDR4高速I/O接口所實現(xiàn)的功能。參考芯片及接口模塊... 

【文章來源】：西安電子科技大學陜西省211工程院校教育部直屬院校

【文章頁數(shù)】：91 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號對照表
縮略語對照表
第一章 緒論
    1.1 選題意義
    1.2 課題的發(fā)展現(xiàn)狀
    1.3 章節(jié)安排
第二章 存儲器與LPDDR技術
    2.1 存儲器封裝與測試
        2.1.1 存儲器封裝技術
        2.1.2 存儲器測試通道
    2.2 LPDDR技術標準
        2.2.1 發(fā)展過程
        2.2.2 LPDDR4 VS LPDDR3
        2.2.3 LDDR4接口讀寫操作
    2.3 集成電路測試分類
第三章 接口模塊功能分析與測試方案設計
    3.1 芯片的DFT結構設計
        3.1.1 芯片的JTAG結構
        3.1.2 LPDDR4接口模塊的TAP結構
    3.2 管腳電路測試
        3.2.1 邊界掃描電路
        3.2.2 管腳電路測試原理
        3.2.3 測試方案設計
    3.3 時鐘頻率與PLL BIST測試
        3.3.1 時鐘頻率DFT測試
        3.3.2 ADPLL BIST電路
        3.3.3 測試方案設計
    3.4 自動化眼寬測試
        3.4.1 I/OBIST測試原理
        3.4.2 時鐘數(shù)據(jù)恢復電路
        3.4.3 眼寬測試DFT結構
        3.4.4 “大眼”算法
        3.4.5 測試方案設計
第四章 LPDDR4高速I/O接口測試實現(xiàn)
    4.1 測試向量的產生與仿真
        4.1.1 測試向量的產生
        4.1.2 測試向量仿真結果
    4.2 測試實現(xiàn)
        4.2.1 自動測試平臺
        4.2.2 建立測試程序
    4.3 測試調試與結果分析
        4.3.1 管腳電路測試
        4.3.2 時鐘頻率測試
        4.3.3 自動化眼寬測試
第五章 LPDDR4高速I/O接口測試優(yōu)化
    5.1 測試占空比校正模塊
        5.1.1 DCC電路
        5.1.2 DCC模塊測試思想
        5.1.3 MATLAB仿真
    5.2 優(yōu)化管腳電路測試故障覆蓋率
        5.2.1 芯片SIP封裝
        5.2.2 測試優(yōu)化
第六章 總結與展望
    6.1 研究結論
    6.2 研究展望
參考文獻
致謝
作者簡介


【參考文獻】：
期刊論文
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碩士論文
[1]GHz級數(shù)字模塊的測試結構設計與實現(xiàn)[D]. 章勝.國防科學技術大學 2011
[2]基于鎖相環(huán)技術的片內時鐘穩(wěn)定電路[D]. 許明.西安電子科技大學 2010



本文編號：3629958