發(fā)布時(shí)間：2022-02-17 19:14

　　近年來,人們對(duì)智能移動(dòng)終端的數(shù)據(jù)存儲(chǔ)需求不斷增大,對(duì)數(shù)據(jù)處理速度要求增強(qiáng),對(duì)電池的使用時(shí)長(zhǎng)也提出更高要求。LPDDR（Low Power Double Data Rate）SDRAM因具備低功耗和高存儲(chǔ)密度的特點(diǎn)而廣泛應(yīng)用于移動(dòng)設(shè)備中,至今已發(fā)展至LPDDR4,接口傳輸速率高達(dá)400MB/s。傳輸速率的不斷提高為系統(tǒng)提供了更快的數(shù)據(jù)處理速率以及更寬的處理流量。SOC芯片通過內(nèi)部LPDDR4接口與片外SDRAM進(jìn)行實(shí)時(shí)通信,傳輸接口是芯片與存儲(chǔ)器之間的通信樞紐�，F(xiàn)今,通過SIP封裝技術(shù)將SOC芯片與內(nèi)存SDRAM封裝于一體已成為主流,內(nèi)部接口與片外SDRAM通過球形封裝陣列相連,該技術(shù)在實(shí)現(xiàn)了系統(tǒng)級(jí)集成的同時(shí)增加了面積利用率。但與此同時(shí),芯片有限的外露管腳使測(cè)試的復(fù)雜度急劇增加,如何保證接口與存儲(chǔ)器的優(yōu)良連接性,如何不讓傳輸接口成為芯片與存儲(chǔ)器之間通信的短板,如何保證接口實(shí)現(xiàn)功能的正確性,都是需要通過測(cè)試解決的問題。本論文在深入研究JEDEC發(fā)布的LPDDR4 SDRAM標(biāo)準(zhǔn)的基礎(chǔ)上,分析與其通信的接口所必須具備的關(guān)鍵因素,闡述了LPDDR4高速I/O接口所實(shí)現(xiàn)的功能。參考芯片及接口模塊... 

【文章來源】：西安電子科技大學(xué)陜西省211工程院校教育部直屬院校

【文章頁數(shù)】：91 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語對(duì)照表
第一章 緒論
    1.1 選題意義
    1.2 課題的發(fā)展現(xiàn)狀
    1.3 章節(jié)安排
第二章 存儲(chǔ)器與LPDDR技術(shù)
    2.1 存儲(chǔ)器封裝與測(cè)試
        2.1.1 存儲(chǔ)器封裝技術(shù)
        2.1.2 存儲(chǔ)器測(cè)試通道
    2.2 LPDDR技術(shù)標(biāo)準(zhǔn)
        2.2.1 發(fā)展過程
        2.2.2 LPDDR4 VS LPDDR3
        2.2.3 LDDR4接口讀寫操作
    2.3 集成電路測(cè)試分類
第三章 接口模塊功能分析與測(cè)試方案設(shè)計(jì)
    3.1 芯片的DFT結(jié)構(gòu)設(shè)計(jì)
        3.1.1 芯片的JTAG結(jié)構(gòu)
        3.1.2 LPDDR4接口模塊的TAP結(jié)構(gòu)
    3.2 管腳電路測(cè)試
        3.2.1 邊界掃描電路
        3.2.2 管腳電路測(cè)試原理
        3.2.3 測(cè)試方案設(shè)計(jì)
    3.3 時(shí)鐘頻率與PLL BIST測(cè)試
        3.3.1 時(shí)鐘頻率DFT測(cè)試
        3.3.2 ADPLL BIST電路
        3.3.3 測(cè)試方案設(shè)計(jì)
    3.4 自動(dòng)化眼寬測(cè)試
        3.4.1 I/OBIST測(cè)試原理
        3.4.2 時(shí)鐘數(shù)據(jù)恢復(fù)電路
        3.4.3 眼寬測(cè)試DFT結(jié)構(gòu)
        3.4.4 “大眼”算法
        3.4.5 測(cè)試方案設(shè)計(jì)
第四章 LPDDR4高速I/O接口測(cè)試實(shí)現(xiàn)
    4.1 測(cè)試向量的產(chǎn)生與仿真
        4.1.1 測(cè)試向量的產(chǎn)生
        4.1.2 測(cè)試向量仿真結(jié)果
    4.2 測(cè)試實(shí)現(xiàn)
        4.2.1 自動(dòng)測(cè)試平臺(tái)
        4.2.2 建立測(cè)試程序
    4.3 測(cè)試調(diào)試與結(jié)果分析
        4.3.1 管腳電路測(cè)試
        4.3.2 時(shí)鐘頻率測(cè)試
        4.3.3 自動(dòng)化眼寬測(cè)試
第五章 LPDDR4高速I/O接口測(cè)試優(yōu)化
    5.1 測(cè)試占空比校正模塊
        5.1.1 DCC電路
        5.1.2 DCC模塊測(cè)試思想
        5.1.3 MATLAB仿真
    5.2 優(yōu)化管腳電路測(cè)試故障覆蓋率
        5.2.1 芯片SIP封裝
        5.2.2 測(cè)試優(yōu)化
第六章 總結(jié)與展望
    6.1 研究結(jié)論
    6.2 研究展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介


【參考文獻(xiàn)】：
期刊論文
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碩士論文
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本文編號(hào)：3629958