模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter,ADC）作為連接模擬信號與數(shù)字信號之間的橋梁,已廣泛應用于無線通信系統(tǒng)、雷達等電子信息系統(tǒng)。隨著現(xiàn)代數(shù)字通信技術(shù)的飛速發(fā)展,在眾多ADC結(jié)構(gòu)中,流水線ADC同時具備高速與高精度優(yōu)勢而成為主流架構(gòu)。本文對12位200Ms/s高速高精度流水線ADC進行了研究。本論文對高速高精度及其低功耗流水線ADC進行了深入研究,具體工作內(nèi)容如下:（1）基于流水線ADC主要誤差來源,并結(jié)合級間遞減（Scaling down）低功耗技術(shù)確定系統(tǒng)框架;整個12位流水線ADC共有7級電路,由前置采樣保持電路+5級2.5位/級流水級和最后2位Flash ADC組成。（2）運用Matlab/Simulink對流水線ADC系統(tǒng)以及電路的非理性特性進行建模仿真,得到了運放的有限增益/有限帶寬、電容失配等非理想特性對系統(tǒng)性能的影響。（3）在高速的ADC中,時鐘抖動以及時鐘周期失真對ADC的動態(tài)性能影響很大;本課題設(shè)計了一種內(nèi)置的快速鎖定高精度低抖動延遲鎖相環(huán)電路,為ADC提供低抖動的時鐘。（4）在上述基礎(chǔ)上,采用TSMC 0.18μm 1P4M CMOS... 

【文章來源】：華僑大學福建省

【文章頁數(shù)】：89 頁

【學位級別】：碩士

【部分圖文】：

1采樣開關(guān)的熱噪聲示意圖

圖 3.2 電荷注入和時鐘饋通如果有一半積累電荷量流入電容 CH的話，則產(chǎn)生臺階電壓為：( )2ox DD in thHWLC V V VVC Δ = OS 開關(guān)引入的第三種誤差為時鐘饋通引起的誤差。當開關(guān)管斷開變會通過開關(guān)管的柵漏電容耦合到采樣電容上，使實際采樣值偏離。由時鐘饋通產(chǎn)生電壓大小為：Δ =+OVCKOV HV VWCWC C式中的 VCK是方波時鐘跳變時電壓差值，Cov是 MOS 管單位寬度。采用下極板采樣技術(shù)和全差動電路結(jié)構(gòu)，以及在差動電路輸入端止電荷注入失配的開關(guān)等方法均可以有效地減小電荷注入誤差和時

圖 3.5 12 位 200M 流水線 ADC 的 simulink 模型3.3 本課題提出的流水線 ADC 系統(tǒng)指標及系統(tǒng)架構(gòu)3.3.1 流水線 ADC 系統(tǒng)指標本課題流水線 ADC 系統(tǒng)指標如表 3.2 所示。表 3.2 本課題流水線A DC系統(tǒng)指標系統(tǒng)指標 數(shù)值 描述分辨率>= 12Bit采樣精度采樣率>= 200MSPS采樣速度SNR> 62dBFS信噪比SFDR> 75dBc無雜散動態(tài)范圍ENOB> 10Bit有效位數(shù)

【參考文獻】：
期刊論文
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碩士論文
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[3]用于高速流水線模數(shù)轉(zhuǎn)換器的延遲鎖相環(huán)的研究與設(shè)計[D]. 周潔.江南大學 2013
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[5]高速流水線A/D轉(zhuǎn)換器的采樣保持電路設(shè)計研究[D]. 蔡根旺.西安電子科技大學 2012
[6]用于高速A/D轉(zhuǎn)換器的低抖動時鐘穩(wěn)定電路設(shè)計[D]. 彭增欣.西安電子科技大學 2011
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本文編號：3573430