傳統(tǒng)的異步采集方法會影響采集到的功耗信息的信噪比,降低功耗分析的成功率。針對異步采集的問題,提出一種新的時鐘同步功耗信息采集方法。該采集方法基于現(xiàn)場可編程門陣列（FPGA）的時鐘同步采集平臺,利用基于FPGA時鐘同步設(shè)備向待采集設(shè)備和示波器發(fā)送同步的時鐘信號,使采集過程中的待采集設(shè)備與示波器的工作狀態(tài)同步。在此基礎(chǔ)上運用電氣解耦原理,隔離外部信號對待采集設(shè)備的影響,改善功耗信息的信躁比。通過相關(guān)功耗分析進行實驗驗證,結(jié)果表明,該方法采集效率最高提升66.7%,明顯提高功耗分析的成功率。 

【文章來源】：計算機工程. 2020,46(06)北大核心CSCD

【文章頁數(shù)】：7 頁

【部分圖文】：

圖1 時鐘同步采集系統(tǒng)

在完成基于FPGA時鐘同步設(shè)備的硬件設(shè)計后,編譯Verilog代碼,并將編譯后產(chǎn)生的比特流文件通過JTAG下載到Airtex-7 FPGA的Basys3中。用數(shù)字示波器對圖1的CLK1’(經(jīng)過電氣解耦后的CLK1)、CLK2信號進行檢測,結(jié)果如圖2所示。其中,C2信道為采集參考時鐘CLK2,C3信道為工作時鐘CLK1’,其相位差穩(wěn)定在-1°～+1°范圍內(nèi)。2 同步采集平臺設(shè)計

與傳統(tǒng)采集方式相比,本文設(shè)計的同步采集方法主要在待測設(shè)備和示波器上體現(xiàn)差異。在傳統(tǒng)方法異步采集時,待測設(shè)備的工作時鐘來源于晶振,而在同步采集時,待測設(shè)備的工作時鐘由基于FPGA的時鐘同步設(shè)備提供并通過SAKURA-G上的I/O引腳引入。傳統(tǒng)方法異步采集時,示波器一般使用內(nèi)置的采集時鐘,而在同步采集時,數(shù)字示波器的采集時鐘由基于FPGA的時鐘同步設(shè)備提供并通過示波器外部組件WR6Zi-ExtRef-IN/OUT[13]引入。該組件可以接受外部參考時鐘,使內(nèi)部采集時鐘與外部參考時鐘相位一致,且示波器內(nèi)部采集時鐘頻率可任意調(diào)節(jié),如圖3所示。本文設(shè)計的同步采集步驟如下:

【參考文獻】：
期刊論文
[1]USBKey設(shè)備功耗采集方法研究[J]. 劉玉兵,許森,單勇龍.  計算機工程. 2016(01)
[2]抗側(cè)信道攻擊的SM4多路徑乘法掩碼方法[J]. 譚銳能,盧元元,田椒陵.  計算機工程. 2014(05)

博士論文
[1]面向密碼芯片的旁路攻擊關(guān)鍵技術(shù)研究[D]. 張濤.電子科技大學(xué) 2008



本文編號：3543964