隨著集成電路的不斷發(fā)展,其重要組成元件——金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（Metal Oxide Semiconductor Field Effect Transistor,MOSFET）的特征尺寸已進(jìn)入亞20納米時(shí)代。晶體管的微縮化進(jìn)程面臨著日益增多且極其復(fù)雜的器件物理和工藝技術(shù)問題。當(dāng)器件尺寸進(jìn)入深納米以后,短溝道效應(yīng)尤為突出,嚴(yán)重影響了器件的性能和應(yīng)用。因此,為了使得晶體管的特征尺寸能夠按照摩爾定律等比例縮小,滿足下一代性能要求的納米級(jí)MOSFET器件結(jié)構(gòu)的研究顯得尤為重要。MOSFET屬于電場(chǎng)控制型電子器件,器件內(nèi)部的電場(chǎng)控制著載流子輸運(yùn)。為此,本文以高性能納米MOSFET的新結(jié)構(gòu)為研究課題,針對(duì)納米級(jí)器件中存在的柵極對(duì)溝道的控制能力減弱的問題,在三種電場(chǎng)調(diào)制技術(shù)（柵工程、溝道工程和側(cè)墻工程）理論的指導(dǎo)下,通過(guò)對(duì)開啟狀態(tài)和關(guān)斷狀態(tài)下器件有效溝道長(zhǎng)度的進(jìn)一步調(diào)制,改善柵極控制能力,抑制了短溝道效應(yīng),同時(shí)提高器件的驅(qū)動(dòng)電流,降低其泄漏電流,獲得了幾種具有高開關(guān)電流比的新型納米級(jí)MOSFET結(jié)構(gòu),為今后納米級(jí)器件的微縮化進(jìn)程提供理論指導(dǎo)。首先,根據(jù)泊松方程和柵工程理論邊界條件,得出了應(yīng)... 

【文章來(lái)源】：哈爾濱工程大學(xué)黑龍江省 211工程院校

【文章頁(yè)數(shù)】：136 頁(yè)

【學(xué)位級(jí)別】：博士

【部分圖文】：

CPU/GPU/FPGA上晶體管數(shù)量的變化趨勢(shì)

.2 各技術(shù)節(jié)點(diǎn)下柵氧厚度和柵極漏電的變化d of gate oxide thickness and gate leakage un米技術(shù)節(jié)點(diǎn)后，柵工程（Gate Engine結(jié)構(gòu)、三材料柵結(jié)構(gòu)和跨立柵結(jié)構(gòu)等并按照相應(yīng)的連接方式作為柵極結(jié)構(gòu)的性能。人首次提出了雙材料柵（Dual Mater。該器件的柵極由兩種功函數(shù)不同的屏蔽了漏端電壓對(duì)溝道內(nèi)電荷的影響被廣泛應(yīng)用于絕緣體上硅（Silicon Onnel Field Effect Transistor，TFET）[50-60]米管場(chǎng)效應(yīng)晶體管（Carbon NanotubS 電路[75, 76]中。

各技術(shù)節(jié)點(diǎn)下柵氧厚度和柵極漏電的變 of gate oxide thickness and gate leakage u技術(shù)節(jié)點(diǎn)后，柵工程（Gate Engin結(jié)構(gòu)、三材料柵結(jié)構(gòu)和跨立柵結(jié)構(gòu)等并按照相應(yīng)的連接方式作為柵極結(jié)構(gòu)的性能。人首次提出了雙材料柵（Dual Mate。該器件的柵極由兩種功函數(shù)不同的屏蔽了漏端電壓對(duì)溝道內(nèi)電荷的影響廣泛應(yīng)用于絕緣體上硅（Silicon Onel Field Effect Transistor，TFET）[50-60管場(chǎng)效應(yīng)晶體管（Carbon Nanotu 電路[75, 76]中。

【參考文獻(xiàn)】：
期刊論文
[1]Dual material gate doping-less tunnel FET with hetero gate dielectric for enhancement of analog/RF performance[J]. Sunny Anand,R.K.Sarin.  Journal of Semiconductors. 2017(02)



本文編號(hào)：3537063