隨著大規(guī)模集成電路技術(shù)的不斷發(fā)展,集成電路的規(guī)模的不斷增加,RTL的代碼量也大幅增加,對于設(shè)計者分工更加細(xì)致,一個功能模塊被細(xì)化成更多特定功能的子模塊,交給不同的開發(fā)者完成,這也帶來了許多潛在的設(shè)計缺陷和漏洞,驗證的難度顯著增大,耗時大幅增加。傳統(tǒng)的驗證方法已經(jīng)不能滿足當(dāng)前數(shù)字集成電路的驗證對于開發(fā)周期、開發(fā)成本、可靠性的需求,芯片開發(fā)者迫切需要采用更為高效、可靠的驗證方法。本課題搭建了針對一款RISC-V指令集CPU非阻塞Cache的驗證平臺。含有Cache結(jié)構(gòu)的數(shù)字電路由于狀態(tài)空間巨大,驗證過程難以覆蓋全部的功能點,所以帶來驗證耗時巨大,難以覆蓋邊界情況的問題。本課題搭建的驗證平臺采用了重用性更強、功能庫更豐富的UVM驗證方法學(xué),并且利用了UVM集成的phase、sequence和factory機制,實現(xiàn)了更為靈活、易于維護(hù)和擴展的驗證環(huán)境。首先,本文分析了該待測CPU的指令集的訪存特性、總線工作機制、數(shù)據(jù)一致性標(biāo)記的機制,劃分出待測功能點。然后,利用UVM的sequence機制設(shè)計出高效的驗證激勵,對各個功能點編寫針對性的測試激勵,并構(gòu)造合適的端口采集界面。設(shè)計完成激勵產(chǎn)生器、驅(qū)... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：83 頁

【學(xué)位級別】：碩士

【部分圖文】：

待測設(shè)計的結(jié)構(gòu)示意圖

圖 2.2 TileLink 總線 5 個通道示意圖ileLink 總線共分為 5 個通道（Channel），如圖 2.2 所示，并且定義發(fā)別為 Master 和 Slave[11]。一組 TileLink 總線的 5 個通道各司其職，發(fā)息，每一類消息具有規(guī)則明顯的優(yōu)先級，這樣仲裁器的設(shè)計將會比較總線協(xié)議與其他總線協(xié)議的顯著不同點。如上圖所示是一種結(jié)nk 總線結(jié)構(gòu)，包含一個 Master 和一個 Slave 兩個端口，更復(fù)雜一點的eLink 總線連接了多個 Master 和多個 Slave 端口，中間由一個交叉ar 相連接，從而形成更復(fù)雜的拓?fù)浣Y(jié)構(gòu)。TileLink 共分為 5 個通道re、Grant、Finish 、Probe、Release，或者分別記為 A、B、C、D、E道的優(yōu)先級 A<B<C<D<E，其中 A、C、E 數(shù)據(jù)流向是從 Master 到 S的數(shù)據(jù)流向是從 Slave 到 Master。舉例說明一個完整的消息發(fā)送方式che 通過 Acquire 通道發(fā)送數(shù)據(jù)讀取請求，然后 L2 通過 Grant 通道向據(jù)回復(fù)，L1 Cache 收到后向 L2 Cache 通過 Finish 通道回復(fù)一個確認(rèn)息類型會使用不同的幾個通道，并不一定會用到全部的通道。每個通

西安電子科技大學(xué)碩士學(xué)位論文表明了該消息來自于哪個模塊，由于一根總線上可能由好幾個模塊互相連接，所以必須對每一個模塊標(biāo)一個編號，以供仲裁器將返回信息正確地發(fā)送給觸發(fā)請求的模塊。Sink 標(biāo)明了數(shù)據(jù)請求應(yīng)當(dāng)返回給哪個模塊。如果某個端口上一個通道并沒有使用，那么可以僅僅保留部分信號線。

【參考文獻(xiàn)】：
期刊論文
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碩士論文
[1]基于UVM的高效驗證平臺設(shè)計及可重用性研究[D]. 黃欣.上海交通大學(xué) 2014



本文編號：3530133