文章以現(xiàn)場(chǎng)可編程門陣列（field-programmable gate array,FPGA）芯片為核心器件,同時(shí)使用同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（synchronous dynamic random access memory,SDRAM）芯片作為存儲(chǔ)元件,提出了一種基于FPGA芯片的多通道數(shù)字脈沖信號(hào)發(fā)生器的設(shè)計(jì)方案,以彌補(bǔ)FPGA內(nèi)部隨機(jī)存儲(chǔ)器（random access memory,RAM）資源少的缺點(diǎn)。該方案采用直接波形發(fā)生方式生成脈沖數(shù)據(jù),在向FPGA發(fā)送之前對(duì)該脈沖數(shù)據(jù)進(jìn)行編碼以減少通信流量和降低所需的存儲(chǔ)空間,且所產(chǎn)生的脈沖信號(hào)的最小分辨率達(dá)到2 ns。設(shè)計(jì)集成度高,應(yīng)用靈活,采用FPGA和SDRAM相結(jié)合的方式能極大地降低設(shè)計(jì)的成本,同時(shí)也可以極大地提升系統(tǒng)的存儲(chǔ)能力。 

【文章來(lái)源】：合肥工業(yè)大學(xué)學(xué)報(bào)(自然科學(xué)版). 2020,43(02)北大核心

【文章頁(yè)數(shù)】：4 頁(yè)

【部分圖文】：

脈沖信號(hào)的測(cè)試結(jié)果

數(shù)字脈沖發(fā)生器的系統(tǒng)結(jié)構(gòu)如圖1所示,該系統(tǒng)主要由3個(gè)部分組成:① 上位機(jī)系統(tǒng),即軟件部分,采用python語(yǔ)言[5]編程,主要實(shí)現(xiàn)數(shù)字脈沖序列的編碼以及向FPGA發(fā)送指令并接收反饋信息;② FPGA的數(shù)字邏輯,主要包括數(shù)據(jù)傳輸模塊、FIFO[6]緩沖模塊、SDRAM控制模塊、數(shù)據(jù)處理模塊以及控制模塊;③ SDRAM芯片,用來(lái)存儲(chǔ)上位機(jī)發(fā)來(lái)的脈沖序列數(shù)據(jù)。1.1 軟件設(shè)計(jì)

編碼后的每條脈沖數(shù)據(jù)為128 bit,其數(shù)據(jù)格式如圖2所示,由圖2可以看出該數(shù)據(jù)結(jié)構(gòu)主要有3個(gè)部分:① stop 最高位為標(biāo)識(shí)位,當(dāng)其為1時(shí),表示這一組脈沖數(shù)據(jù)傳輸結(jié)束;② count 剩下的中間31位的值為該條脈沖數(shù)據(jù)運(yùn)行的次數(shù);③ sequence 低96位為24個(gè)通道的脈沖序列,每個(gè)通道占4位。之后將這些數(shù)據(jù)發(fā)送到FPGA,同時(shí)向FPGA發(fā)送控制指令,控制FPGA內(nèi)部邏輯的運(yùn)行狀態(tài)以及設(shè)定該脈沖信號(hào)的循環(huán)指令LOOP。1.2 硬件設(shè)計(jì)

【參考文獻(xiàn)】：
期刊論文
[1]多路高速串口并行傳輸系統(tǒng)設(shè)計(jì)[J]. 夏為丙,楊朝明,張志文.  儀表技術(shù)與傳感器. 2018(02)

碩士論文
[1]基于開關(guān)電容陣列ASIC的多通道波形數(shù)字化電子學(xué)設(shè)計(jì)[D]. 魯一鳴.中國(guó)科學(xué)技術(shù)大學(xué) 2017
[2]任意波形發(fā)生模塊數(shù)字通道的設(shè)計(jì)與實(shí)現(xiàn)[D]. 鄭盛.電子科技大學(xué) 2016
[3]基于FPGA的DDR3 SDRAM控制器設(shè)計(jì)[D]. 董岱岳.山東大學(xué) 2015



本文編號(hào)：3524583