發(fā)布時(shí)間：2021-11-15 03:03

　　PLL作為頻率合成器（FS）被廣泛的應(yīng)用于數(shù)字電路和模擬電路中。隨著電子技術(shù)的不斷發(fā)展,數(shù)字電路中的主頻已經(jīng)遠(yuǎn)遠(yuǎn)超越百兆赫茲,隨便一個(gè)手機(jī)內(nèi)核的計(jì)算主頻都在1.5GHz以上。在模擬通信中,高頻率的載波更是不可避免。雖然晶體振蕩器（crystal oscillator）能夠產(chǎn)生高相位噪聲的頻率信號(hào),但是其頻率很難達(dá)到吉赫茲級(jí)別,而且頻率越高,晶體的不一致性也越嚴(yán)重,所以現(xiàn)在吉赫茲的頻率通常是用一個(gè)高質(zhì)量的低頻時(shí)鐘和一個(gè)頻率合成電路產(chǎn)生。低頻信號(hào)通常由高質(zhì)量的DCXO、TCXO等晶體振蕩器產(chǎn)生,然后用一個(gè)壓控振蕩器（VCO）等電路組成的鎖相環(huán)系統(tǒng)產(chǎn)生高頻率時(shí)鐘或者載波信號(hào)。本文以5.8GHz電子不停車(chē)收費(fèi)系統(tǒng)（ETCs）為背景,提供一個(gè)5.7⁶ GHz的PLL頻率合成器的設(shè)計(jì)。文章主要針對(duì)PLL技術(shù)中的如下幾點(diǎn)進(jìn)行討論:1.低參考毛刺和相位噪聲:本文分析了PLL的環(huán)路工作原理,然后提出了利用降低電荷泵的失配電流、控制PFD的復(fù)位延遲時(shí)間、并使用一個(gè)較小的K_VCO來(lái)降低PLL的時(shí)鐘毛刺和相位噪聲的方法。2.小數(shù)分頻器的實(shí)現(xiàn):為滿足ETC系統(tǒng)需要,本... 

【文章來(lái)源】：天津理工大學(xué)天津市

【文章頁(yè)數(shù)】：70 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

(A)VCO自由振蕩頻譜測(cè)試(B)PLL鎖定之后的頻譜測(cè)試

(b)圖 4-2 (a) 2 分頻仿真結(jié)果 (b)3 分頻仿真結(jié)果如圖 4-2(a)和(b)分別是分頻系數(shù)為 2 和 3 時(shí)的仿真圖。對(duì)于低速度的分頻器而一般的觸發(fā)器就能夠達(dá)到要求，但是隨著頻率的升高，很可能在前級(jí)的分頻中出，所以本設(shè)計(jì)在第一級(jí)分頻器中使用了 TSPC 結(jié)構(gòu)的 D 觸發(fā)器，如圖 4-3 所示。VDDCLKD1D2Q1Qn

2/3_TSPCFIFOMOMIP0VDDDIV2/3FI FOMOMIP1DIV2/3FI FOMOMIP2DIV2/3FI FOMOMIP3DIV2/3FI FOMOMIP4圖 4-4 多模分頻器(32~64)的結(jié)構(gòu)圖 4-4 是本設(shè)計(jì)的多模分頻器，由 5 個(gè) 2/3 分頻系數(shù)的分頻器組成,第一級(jí)采用 TSPC結(jié)構(gòu)的 D 觸發(fā)器構(gòu)成的 2/3 分頻器組成，其余的都是普通結(jié)構(gòu)的 D 觸發(fā)器。其中 INP是時(shí)鐘輸入端，F(xiàn)RE_32M 是分頻器的輸出，P0~P4 是分頻器控制端口。當(dāng) P0~P4=00000時(shí)，分頻器的分頻系數(shù)時(shí) 32，公式 4-1 是分頻系數(shù)和 P0~P4 的關(guān)系。4iDIV ii =0N = 32 + (P 2 )(4-1)所以，當(dāng) P0~P4=00101 時(shí)，分頻系數(shù)應(yīng)該是 52，如圖 4-5 所示是對(duì)應(yīng)的仿真圖。

【參考文獻(xiàn)】：
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博士論文
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碩士論文
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[4]鎖相環(huán)頻率合成器中的多模分頻器設(shè)計(jì)[D]. 宋陽(yáng).天津大學(xué) 2010
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