發(fā)布時間：2021-11-14 21:43

　　薄膜晶體管（Thin film transistor,TFT）的柵極在截面方向上是一個臺階,柵極絕緣層（Gate Insulator,GI）和源漏極（Source和Data電極,SD電極）依次覆蓋于臺階之上,覆蓋程度以臺階覆蓋率（臺階處GI層水平厚度與豎直厚度的比值）進(jìn)行衡量。本文結(jié)合重慶京東方的HADS產(chǎn)品工藝制程,探究了柵極厚度、坡度角對GI層的臺階覆蓋率的影響。同時,在覆蓋率的基礎(chǔ)上研究了臺階處和非臺階處的SD膜層刻蝕程度差異。結(jié)合量產(chǎn)中的不良,分析柵極坡度角、覆蓋率、柵極腐蝕等相關(guān)不良的關(guān)系,并提出相應(yīng)的良率提升措施。實(shí)驗(yàn)結(jié)果表明:坡度角是影響GI覆蓋率的關(guān)鍵因素,且柵極坡度角與GI覆蓋率呈負(fù)線性關(guān)系。當(dāng)柵極厚度在280～500nm范圍變化時,柵極坡度角每增加10°,GI層臺階覆蓋率下降約20%。SD膜層覆蓋在臺階上,因臺階的存在造成此處的SD層減薄,最終導(dǎo)致該處的SD膜層刻蝕程度加大。如果柵極坡度角偏大,會導(dǎo)致臺階處GI層減薄或者產(chǎn)生微裂紋,工藝制程中的腐蝕介質(zhì)會透過減薄的GI層進(jìn)而腐蝕柵極;此外,偏大的柵極坡度角會導(dǎo)致臺階處的SD電極有斷線的風(fēng)險(xiǎn)。通過刻蝕液種類變更、刻蝕液... 

【文章來源】：液晶與顯示. 2020,35(10)北大核心CSCD

【文章頁數(shù)】：10 頁

【圖文】：

TFT器件結(jié)構(gòu)及制程順序示意圖

GI分層（a,b）與覆蓋示意圖（c)

DICD和FICD測試在工藝制程中的流程

【參考文獻(xiàn)】：
期刊論文
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[2]InGaZnO薄膜晶體管背板的柵極驅(qū)動電路靜電釋放失效研究[J]. 馬群剛,周劉飛,喻玥,馬國永,張盛東.  物理學(xué)報(bào). 2019(10)
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[9]Mo/Al/Mo結(jié)構(gòu)電極的坡度角和關(guān)鍵尺寸差研究[J]. 劉丹,秦剛,蔡衛(wèi)超,王百強(qiáng),周禹,饒毅,李晨雨,劉濤,段海洋,樊根瑞,呂俊君.  液晶與顯示. 2017(11)
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本文編號：3495398