發(fā)布時(shí)間：2021-10-28 18:40

　　隨著CMOS集成電路技術(shù)進(jìn)入納米時(shí)代,一些物理現(xiàn)象開始在MOS器件中出現(xiàn),如短溝道效應(yīng),速度飽和效應(yīng)等,這使得傳統(tǒng)的器件小型化（scaling）已不能再有效地提高器件以及電路的整體性能。為了去克服這一技術(shù)上的瓶頸,高遷移率的半導(dǎo)體材料如SiGe、Ge、Ⅲ/Ⅴ族材料等被考慮引入到新的器件結(jié)構(gòu)中,通過提高溝道載流子的遷移率、減小溝道電阻,從而提高器件的性能和速度。其中,Ge由于它的高空穴遷移率,成為pMOSFET器件最有希望的溝道替代材料。然而,日益減小的器件尺寸也使MOSFET器件源漏區(qū)的串聯(lián)寄生電阻RSD對(duì)驅(qū)動(dòng)電流的克制作用愈加嚴(yán)重。其中,源漏接觸電阻Rcsd在源漏串聯(lián)寄生電阻中占據(jù)越來越大的比重。因此,減小Rcsd是小尺寸器件發(fā)展中一個(gè)亟待解決的重要問題。而目前,Si1-xGex作為主流的源漏材料,它的硅鍺化物的電學(xué)特性還未得到系統(tǒng)的研究。其中,Ni依舊是現(xiàn)在最熱門的源漏金屬的材料。本文針對(duì)如今主流的Ni的硅鍺化技術(shù),制備出了不同Ge含量的NiSi1-xGex合金的樣品,對(duì)其電學(xué)特性進(jìn)行了研究與優(yōu)化,例如薄層電阻率、比接觸電阻率和功函數(shù),同時(shí)模擬其對(duì)短溝道器件的性能的影響。 

【文章來源】：浙江大學(xué)浙江省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：74 頁

【學(xué)位級(jí)別】：碩士

【圖文】：

圖１－２源漏電阻對(duì)器件性能的影響??１??

＾ｊ：?ｓｉｌｉｃｉｄｅ－ｄｉｆｆｕｓｉｏｎ?ｃｏｎｔａｃｔ?Ｒｏｖ：?ｏｖｅｒｌａｐ?ｒｅｓｉｓｔａｎｃｅ??ｒｅｓｉｓｔａｎｃｅ??圖１－３源漏電阻各部分示意圖??源漏接觸電阻由以下幾個(gè)部分組成：源漏擴(kuò)展區(qū)與柵極重疊處的電阻Ｒ〇Ｖ，??源漏擴(kuò)展區(qū)的電阻Ｒｕｔ，源漏重?fù)诫s區(qū)的電阻Ｒｄｐ和接觸電阻Ｒ？ｄ［６—７］，如圖１－３??所示。??金屬硅化物與源漏的接觸電阻Ｒ＆的大小取決于界面的比接觸電阻率Ｐ。和??硅化物的薄層電阻率Ｐ。??接觸電阻與接觸面積直接相關(guān)，接觸面積越小，接觸電阻越大。隨著器件尺??寸的縮小，源漏與電極的接觸面積的長(zhǎng)、寬和特征尺寸一樣，也在等比例減小，??因此接觸電阻的大小會(huì)隨著器件特征尺寸的減小而增大［８１。因此，接觸電阻在源??漏電阻中的比重會(huì)逐漸上升。??？?７０，???７０，＿?．一?????己?６。．?？?Ｌ?ＰＭＯＳ?｜?６０

與ＣｏＳｉ２、ＴｉＳｈ相比，ＮｉＳｉ有許多優(yōu)點(diǎn)［２７］。首先，ＮｉＳｉ的薄層電阻率很低，??約為２０｜＿ｉｎｃｍ；其次ＮｉＳｉ對(duì)短溝道有更好的擴(kuò)展性，當(dāng)溝道小于４０ｎｍ，依然保??持較低的電阻率，如圖１－６所示；另外，ＮｉＳｉ的耗硅量是三者中最少的，ＮｉＳｉ、??ＣｏＳｈ、ＴｉＳｈ形成?ｌｎｍ?的桂化物分別消耗?０．８２、１．０４、０．９１ｎｍ?桂，Ａ．Ｌａｕｗｅｒｓ?等??表明為達(dá)到目標(biāo)要求的薄層電阻大小，ＮｉＳｉ比ＣｏＳｂ減小消耗３５％的硅；同時(shí)??ＮｉＳｉ工藝的表面更加光滑，有利于超淺結(jié)工藝，也有利于減小漏電流。??ＮｉＳｉ在較低的溫度下就可以形成，有利于減小形成硅化物的需要產(chǎn)生的熱。??本論文是以ＳｉＧｅ材料作為研究出發(fā)點(diǎn)的，由于引入了?Ｇｅ，生產(chǎn)工藝對(duì)于減小熱??預(yù)算提出了更高的要求，因此相比Ｔｉ、Ｃｏ，?Ｎｉ和ＳｉＧｅ材料形成ＮｉＳｉＧｅ具有更??顯著的優(yōu)勢(shì)。??在源漏材料方面，為了提高器件載流子遷移率，Ｉｎｔｅｌ在９０ｎｍ制程時(shí)首次引??入１７％Ｇｅ的源漏區(qū)外延ＳｉＧｅ技術(shù)

【參考文獻(xiàn)】：
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