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面向高時(shí)延分辨率的無(wú)線信道仿真器的FPGA實(shí)現(xiàn)

發(fā)布時(shí)間:2021-10-12 03:26
  信道仿真器可以實(shí)驗(yàn)室中再現(xiàn)無(wú)線信道的傳播特性,在無(wú)線信道建模與通信設(shè)備測(cè)試中獲得了廣泛應(yīng)用。隨著第五代(the fifth generation,5G)移動(dòng)通信技術(shù)的發(fā)展,多輸入多輸出(Multiple Input Multiple Output,MIMO)技術(shù)得到了更多的關(guān)注與發(fā)展。MIMO系統(tǒng)性能與無(wú)線信道環(huán)境密切相關(guān),為實(shí)現(xiàn)無(wú)線信道豐富散射體環(huán)境的仿真,無(wú)線信道模型表征的多徑時(shí)延分辨率越來(lái)越高,給信道仿真器提出了更高的要求,即在不提高當(dāng)前硬件系統(tǒng)時(shí)鐘頻率的前提下實(shí)現(xiàn)輸入信號(hào)的任意時(shí)延。本文基于軟件無(wú)線電原理,介紹信道仿真器的軟、硬件平臺(tái)構(gòu)成,以實(shí)現(xiàn)信道仿真器基帶FPGA模塊功能為出發(fā)點(diǎn),通過(guò)分析MIMO技術(shù)的引入給信道仿真器的實(shí)現(xiàn)帶來(lái)的困難,分別從信道仿真器多徑時(shí)延、基帶FPGA與DSP數(shù)據(jù)通信功能實(shí)現(xiàn)以及信道仿真器基帶模塊功能聯(lián)調(diào)三個(gè)方向入手,設(shè)計(jì)并實(shí)現(xiàn)相關(guān)模塊。論文的主要研究工作有以下三方面:1.信道仿真器多徑時(shí)延模塊的實(shí)現(xiàn)。無(wú)線信道模型中的多徑時(shí)延范圍比較大,在信道仿真器中可以按照硬件系統(tǒng)時(shí)鐘頻率將多徑時(shí)延分為整數(shù)時(shí)延與分?jǐn)?shù)時(shí)延。整數(shù)時(shí)延基于FIFO、雙口 RAM以及SDR... 

【文章來(lái)源】:北京郵電大學(xué)北京市 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】:73 頁(yè)

【學(xué)位級(jí)別】:碩士

【部分圖文】:

面向高時(shí)延分辨率的無(wú)線信道仿真器的FPGA實(shí)現(xiàn)


圖2-1信道仿真器的硬件平臺(tái)??圖2-1為本文使用的信道仿真器的硬件平臺(tái)框圖,主要包括上位機(jī)、基帶端??

示意圖,信道仿真,無(wú)線信道,仿真器


實(shí)時(shí)信道處理單元?〇?射頻模塊處理單元??圖2-2信道仿真器軟件糢塊??圖2-2為無(wú)線信道仿真器軟件模塊連接示意圖,主要包括上位機(jī)中的主控模??塊、交互界面以及標(biāo)準(zhǔn)模型算法庫(kù)、DSP運(yùn)行的信道抽頭系數(shù)相關(guān)參數(shù)計(jì)算模塊、??FPGA基帶模塊上的實(shí)時(shí)信道處理單元以及射頻模塊的信號(hào)處理單元。??人機(jī)交互控制單元運(yùn)行在上位機(jī)中,對(duì)信道仿真器中功能模塊進(jìn)行參數(shù)配置、??運(yùn)行狀態(tài)監(jiān)控以及信道仿真器運(yùn)行結(jié)果查看,方便用戶對(duì)無(wú)線信道仿真器的配置??與使用。??標(biāo)準(zhǔn)信道模型庫(kù)主要實(shí)現(xiàn)不同場(chǎng)景下的無(wú)線信道建模與參數(shù)提取。豐富、完??備的標(biāo)準(zhǔn)信道模型庫(kù)決定了信道仿真器可仿真信道模型的多樣性。對(duì)現(xiàn)有的信道??6??

流水線設(shè)計(jì),模型基,實(shí)現(xiàn)過(guò)程,加法器


3.1?TDL信道模型??TDL信道模型一般用于單輸入單輸出(Single?Input?Single?Output,?SISO)無(wú)??線信道的仿真,其基本實(shí)現(xiàn)結(jié)構(gòu)如圖3-1所示,主要由一組時(shí)延和衰落系數(shù)“抽??頭”構(gòu)成。由于系統(tǒng)中抽頭個(gè)數(shù)有限,TDL信道模型更像是一個(gè)有限長(zhǎng)單位沖擊??響應(yīng)(Finite?Impulse?Response)濾波器。??x(0—'Ti?I ̄rH?t2? ̄r3?卜?t?十?r??I—??i??I???:?;?!??:???:?1??h蠢堯電?^0??v?i??/^P'x?!???i...?*??????圖3-1?TDL模型基本結(jié)構(gòu)??在FPGA實(shí)現(xiàn)過(guò)程中,可以利用加法器、乘法器實(shí)現(xiàn)完全流水線設(shè)計(jì),對(duì)??TDL模型的硬件實(shí)現(xiàn)結(jié)構(gòu)做出以下修改,如圖3-2所示。??9??


本文編號(hào):3431792

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