面向高時延分辨率的無線信道仿真器的FPGA實現(xiàn)
發(fā)布時間:2021-10-12 03:26
信道仿真器可以實驗室中再現(xiàn)無線信道的傳播特性,在無線信道建模與通信設備測試中獲得了廣泛應用。隨著第五代(the fifth generation,5G)移動通信技術的發(fā)展,多輸入多輸出(Multiple Input Multiple Output,MIMO)技術得到了更多的關注與發(fā)展。MIMO系統(tǒng)性能與無線信道環(huán)境密切相關,為實現(xiàn)無線信道豐富散射體環(huán)境的仿真,無線信道模型表征的多徑時延分辨率越來越高,給信道仿真器提出了更高的要求,即在不提高當前硬件系統(tǒng)時鐘頻率的前提下實現(xiàn)輸入信號的任意時延。本文基于軟件無線電原理,介紹信道仿真器的軟、硬件平臺構成,以實現(xiàn)信道仿真器基帶FPGA模塊功能為出發(fā)點,通過分析MIMO技術的引入給信道仿真器的實現(xiàn)帶來的困難,分別從信道仿真器多徑時延、基帶FPGA與DSP數(shù)據(jù)通信功能實現(xiàn)以及信道仿真器基帶模塊功能聯(lián)調三個方向入手,設計并實現(xiàn)相關模塊。論文的主要研究工作有以下三方面:1.信道仿真器多徑時延模塊的實現(xiàn)。無線信道模型中的多徑時延范圍比較大,在信道仿真器中可以按照硬件系統(tǒng)時鐘頻率將多徑時延分為整數(shù)時延與分數(shù)時延。整數(shù)時延基于FIFO、雙口 RAM以及SDR...
【文章來源】:北京郵電大學北京市 211工程院校 教育部直屬院校
【文章頁數(shù)】:73 頁
【學位級別】:碩士
【部分圖文】:
圖2-1信道仿真器的硬件平臺??圖2-1為本文使用的信道仿真器的硬件平臺框圖,主要包括上位機、基帶端??
實時信道處理單元?〇?射頻模塊處理單元??圖2-2信道仿真器軟件糢塊??圖2-2為無線信道仿真器軟件模塊連接示意圖,主要包括上位機中的主控模??塊、交互界面以及標準模型算法庫、DSP運行的信道抽頭系數(shù)相關參數(shù)計算模塊、??FPGA基帶模塊上的實時信道處理單元以及射頻模塊的信號處理單元。??人機交互控制單元運行在上位機中,對信道仿真器中功能模塊進行參數(shù)配置、??運行狀態(tài)監(jiān)控以及信道仿真器運行結果查看,方便用戶對無線信道仿真器的配置??與使用。??標準信道模型庫主要實現(xiàn)不同場景下的無線信道建模與參數(shù)提取。豐富、完??備的標準信道模型庫決定了信道仿真器可仿真信道模型的多樣性。對現(xiàn)有的信道??6??
3.1?TDL信道模型??TDL信道模型一般用于單輸入單輸出(Single?Input?Single?Output,?SISO)無??線信道的仿真,其基本實現(xiàn)結構如圖3-1所示,主要由一組時延和衰落系數(shù)“抽??頭”構成。由于系統(tǒng)中抽頭個數(shù)有限,TDL信道模型更像是一個有限長單位沖擊??響應(Finite?Impulse?Response)濾波器。??x(0—'Ti?I ̄rH?t2? ̄r3?卜?t?十?r??I—??i??I???:?;?!??:???:?1??h蠢堯電?^0??v?i??/^P'x?!???i...?*??????圖3-1?TDL模型基本結構??在FPGA實現(xiàn)過程中,可以利用加法器、乘法器實現(xiàn)完全流水線設計,對??TDL模型的硬件實現(xiàn)結構做出以下修改,如圖3-2所示。??9??
本文編號:3431792
【文章來源】:北京郵電大學北京市 211工程院校 教育部直屬院校
【文章頁數(shù)】:73 頁
【學位級別】:碩士
【部分圖文】:
圖2-1信道仿真器的硬件平臺??圖2-1為本文使用的信道仿真器的硬件平臺框圖,主要包括上位機、基帶端??
實時信道處理單元?〇?射頻模塊處理單元??圖2-2信道仿真器軟件糢塊??圖2-2為無線信道仿真器軟件模塊連接示意圖,主要包括上位機中的主控模??塊、交互界面以及標準模型算法庫、DSP運行的信道抽頭系數(shù)相關參數(shù)計算模塊、??FPGA基帶模塊上的實時信道處理單元以及射頻模塊的信號處理單元。??人機交互控制單元運行在上位機中,對信道仿真器中功能模塊進行參數(shù)配置、??運行狀態(tài)監(jiān)控以及信道仿真器運行結果查看,方便用戶對無線信道仿真器的配置??與使用。??標準信道模型庫主要實現(xiàn)不同場景下的無線信道建模與參數(shù)提取。豐富、完??備的標準信道模型庫決定了信道仿真器可仿真信道模型的多樣性。對現(xiàn)有的信道??6??
3.1?TDL信道模型??TDL信道模型一般用于單輸入單輸出(Single?Input?Single?Output,?SISO)無??線信道的仿真,其基本實現(xiàn)結構如圖3-1所示,主要由一組時延和衰落系數(shù)“抽??頭”構成。由于系統(tǒng)中抽頭個數(shù)有限,TDL信道模型更像是一個有限長單位沖擊??響應(Finite?Impulse?Response)濾波器。??x(0—'Ti?I ̄rH?t2? ̄r3?卜?t?十?r??I—??i??I???:?;?!??:???:?1??h蠢堯電?^0??v?i??/^P'x?!???i...?*??????圖3-1?TDL模型基本結構??在FPGA實現(xiàn)過程中,可以利用加法器、乘法器實現(xiàn)完全流水線設計,對??TDL模型的硬件實現(xiàn)結構做出以下修改,如圖3-2所示。??9??
本文編號:3431792
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