隨著集成電路產(chǎn)業(yè)的高速發(fā)展,芯片設(shè)計規(guī)模大幅提高,研發(fā)周期卻在不斷縮短,為了保障芯片的可靠性需要對芯片驗證環(huán)節(jié)提出更高的要求。傳統(tǒng)的驗證方式由于效率低下且可靠性較差成為制約芯片設(shè)計規(guī)模增大的瓶頸,為了解決這一難題,業(yè)界提出了驗證方法學(xué)的解決方案。經(jīng)歷了一系列改進(jìn)與發(fā)展后,新一代的UVM（Universal Verification Methodology）驗證方法學(xué)憑借其優(yōu)良高效的特點得到了業(yè)界的廣泛認(rèn)可和推廣應(yīng)用,在縮短驗證周期的同時還能夠最大程度確保驗證質(zhì)量的可靠性,某種程度上代表了驗證方法學(xué)的發(fā)展方向。此外,為了進(jìn)一步提高驗證平臺的可移植性、完備性和驗證效率,具備一定實力的設(shè)計公司提出了驗證IP（Intellectual Property）核的概念,針對某一模塊和接口驗證提供成熟的解決方案。PCI Express（Peripheral Component Interconnect Express）總線協(xié)議作為第三代總線協(xié)議,保留了上一代PCI（Peripheral Component Interconnect）體系結(jié)構(gòu)的優(yōu)點并加以改進(jìn),由并行結(jié)構(gòu)變?yōu)榇薪Y(jié)構(gòu),并且采用點對點互聯(lián)的... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：92 頁

【學(xué)位級別】：碩士

【部分圖文】：

agent部分程序圖

圖 4.11 driver 部分程序圖4.4.3 sequence 設(shè)計驗證過程中真正費時費力的階段是編寫測試激勵并找出 bug。本課題中驗證平臺的測試激勵有兩種，一種是通過配置 CPU 對接口進(jìn)行對接，另一種是配置 DUT 讓其進(jìn)入相應(yīng)的初始狀態(tài)，并在輸出端口檢測數(shù)據(jù)的輸出，與預(yù)測的值進(jìn)行比較。因此雖然 sequence 在驗證框架中不是驗證平臺的一部分，但卻是整個驗證平臺的核心，它保證了驗證平臺能夠正確驗證我們的待測設(shè)計。Sequence產(chǎn)生激勵發(fā)送給sequencer，sequencer 作為中間轉(zhuǎn)換模塊將收到的 transaction 數(shù)據(jù)再發(fā)送至 driver 進(jìn)行通信，因此它與 sequencer 之間相互協(xié)同，也支撐起了整個驗證平臺的主要功能。本課題 PCIe Sequenc 組件由 cdnPcieUvmSequence 函數(shù)派生，部分代碼如下圖所示，UVM 平臺一般由 objection 機(jī)制負(fù)責(zé)運(yùn)行過程的開啟和關(guān)閉[39]，因此課題引入phase 函數(shù)中的 raise_objection 和 drop_objection 管理平臺的實際運(yùn)行過程，但是sequence 屬于 object 類型而非 phase 函數(shù)，也就是說兩者從屬于不同的機(jī)制，解決方

圖 4.12 sequence 部分程序圖4.4.4 sequencer 設(shè)計Sequencer 在驗證平臺中和 driver 以及 sequence 有密切關(guān)系，Sequencer 主要作是檢測是否有 sequence 組件請求傳出數(shù)據(jù)，同時也檢測 driver 是否發(fā)出數(shù)據(jù)請求Sequencer 派生自 uvm_sequencer，數(shù)據(jù)產(chǎn)生后，需要將 transaction 送到 driver 中進(jìn)加載到 DUT 中，這一通信過程需要一種接口能將激勵配置轉(zhuǎn)化為所需要的事務(wù)激勵以便 sequencer 組件獲取數(shù)據(jù)后能夠返回響應(yīng)信號。本課題根據(jù) TLM 雙向通信機(jī)制實現(xiàn)控制數(shù)據(jù)傳輸過程。PCIe Sequencer 派生cdnPcieUvmSequencer，包含的數(shù)據(jù)類型為 PciePacket。Sequencer 的部分程序代碼圖 4.13 所示。


本文編號：3422913