隨著信息社會(huì)的發(fā)展以及片上系統(tǒng)（System on Chip,SoC）復(fù)雜度的提高,驗(yàn)證環(huán)節(jié)對(duì)于芯片設(shè)計(jì)的整個(gè)流程也越來越重要,但是芯片驗(yàn)證能力的發(fā)展并沒有跟上SoC發(fā)展的步伐,二者之間的差距越來越大。尋求一種高效的驗(yàn)證方法成為了芯片設(shè)計(jì)領(lǐng)域的當(dāng)務(wù)之急,而通用驗(yàn)證方法學(xué)（Universal Verification Methodology,UVM）的出現(xiàn)解決了芯片設(shè)計(jì)領(lǐng)域中芯片驗(yàn)證效率低下的難題。UVM結(jié)合了開放驗(yàn)證方法學(xué)（Open Verification Methodology,OVM）和驗(yàn)證方法手冊(cè)（Verification Methodology Manual,VMM）的優(yōu)點(diǎn),克服了兩者的缺點(diǎn),是一套非常高效的驗(yàn)證環(huán)境開發(fā)庫(kù),工程師可以利用其可重用組件來構(gòu)建具有標(biāo)準(zhǔn)化層次結(jié)構(gòu)和接口的功能驗(yàn)證環(huán)境�？梢哉fUVM代表了驗(yàn)證方法學(xué)的發(fā)展方向。串行連接SCSI接口（SerialAttached SCSI,SAS）接口是目前最新一代的企業(yè)級(jí)存儲(chǔ)接口技術(shù),由于其自身具備高傳輸速度、較好的擴(kuò)展性以及和SATA（Serial ATA）接口兼容的特點(diǎn),受到了企業(yè)廣泛的青睞。本文重點(diǎn)研究使用UVM... 

【文章來源】：杭州電子科技大學(xué)浙江省

【文章頁(yè)數(shù)】：77 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖１．１芯片驗(yàn)證周期比重??

評(píng)估芯片設(shè)計(jì)是否達(dá)標(biāo)的主要手段就是芯片驗(yàn)證環(huán)節(jié)。據(jù)調(diào)查統(tǒng)計(jì)，在芯片研發(fā)項(xiàng)目中，??進(jìn)行不止一次流片的項(xiàng)目多達(dá)一半以上，進(jìn)行三次以上流片的項(xiàng)目甚至也超過了三成，芯片??設(shè)計(jì)成功率的降低無疑大大增加了芯片的成本［６］。圖１．２清晰地顯示出芯片制造、設(shè)計(jì)與驗(yàn)證??能力之間的差距。從圖屮可以明顯看出芯片制造能力遠(yuǎn)遠(yuǎn)大于設(shè)計(jì)與驗(yàn)證能力，其中制造能??力與驗(yàn)證能力的差距尤為巨大。所以，如果芯片廠商可以提高驗(yàn)證環(huán)節(jié)的效率，那么將會(huì)大??大降低在人力、資源和周期上面的消耗，從而可以在芯片市場(chǎng)上面搶占先機(jī)。因此，芯片廠??商現(xiàn)在亟需找到－－種更加高效、史加合理的驗(yàn)證方法，來解決ＳｏＣ芯片設(shè)計(jì)中驗(yàn)證效率低下??的問題［７１。??設(shè)計(jì)與驗(yàn)證的差距??３５０??３００?，??２５０?＾??增?／??長(zhǎng)２００??百??ｇ１５０??５０?????—??１９ＳＳ?１９９２?１９９６?２０００?２００４?２００８?２０１２?２０１６??驗(yàn)ｉＥ能力?胃＊＾設(shè)計(jì)能力?＾制造能力??圖１．２芯片設(shè)計(jì)、制造、驗(yàn)證能力之間的差異??１．２國(guó)內(nèi)外芯片驗(yàn)證研究狀況??集成電路的發(fā)展讓人們對(duì)其功能提出了更高的要求，因此ＳｏＣ設(shè)計(jì)的復(fù)雜度在快速上升，??但同時(shí)，芯片驗(yàn)證的水準(zhǔn)卻一直發(fā)展緩慢。研究者們致力于開發(fā)一系列的驗(yàn)證語言和驗(yàn)證方??法學(xué)來解決芯片驗(yàn)證的難題［８］。傳統(tǒng)的驗(yàn)證方式是使用Ｖｅｒｉｌｏｇ語言來編寫ｔｅｓｔｂｅｎｃｈ來實(shí)現(xiàn)的

評(píng)估芯片設(shè)計(jì)是否達(dá)標(biāo)的主要手段就是芯片驗(yàn)證環(huán)節(jié)。據(jù)調(diào)查統(tǒng)計(jì)，在芯片研發(fā)項(xiàng)目中，??進(jìn)行不止一次流片的項(xiàng)目多達(dá)一半以上，進(jìn)行三次以上流片的項(xiàng)目甚至也超過了三成，芯片??設(shè)計(jì)成功率的降低無疑大大增加了芯片的成本［６］。圖１．２清晰地顯示出芯片制造、設(shè)計(jì)與驗(yàn)證??能力之間的差距。從圖屮可以明顯看出芯片制造能力遠(yuǎn)遠(yuǎn)大于設(shè)計(jì)與驗(yàn)證能力，其中制造能??力與驗(yàn)證能力的差距尤為巨大。所以，如果芯片廠商可以提高驗(yàn)證環(huán)節(jié)的效率，那么將會(huì)大??大降低在人力、資源和周期上面的消耗，從而可以在芯片市場(chǎng)上面搶占先機(jī)。因此，芯片廠??商現(xiàn)在亟需找到－－種更加高效、史加合理的驗(yàn)證方法，來解決ＳｏＣ芯片設(shè)計(jì)中驗(yàn)證效率低下??的問題［７１。??設(shè)計(jì)與驗(yàn)證的差距??３５０??３００?，??２５０?＾??增?／??長(zhǎng)２００??百??ｇ１５０??５０?????—??１９ＳＳ?１９９２?１９９６?２０００?２００４?２００８?２０１２?２０１６??驗(yàn)ｉＥ能力?胃＊＾設(shè)計(jì)能力?＾制造能力??圖１．２芯片設(shè)計(jì)、制造、驗(yàn)證能力之間的差異??１．２國(guó)內(nèi)外芯片驗(yàn)證研究狀況??集成電路的發(fā)展讓人們對(duì)其功能提出了更高的要求，因此ＳｏＣ設(shè)計(jì)的復(fù)雜度在快速上升，??但同時(shí)，芯片驗(yàn)證的水準(zhǔn)卻一直發(fā)展緩慢。研究者們致力于開發(fā)一系列的驗(yàn)證語言和驗(yàn)證方??法學(xué)來解決芯片驗(yàn)證的難題［８］。傳統(tǒng)的驗(yàn)證方式是使用Ｖｅｒｉｌｏｇ語言來編寫ｔｅｓｔｂｅｎｃｈ來實(shí)現(xiàn)的

【參考文獻(xiàn)】：
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本文編號(hào)：3419491