隨著集成電路制造工藝水平的提高,目前集成電路已經(jīng)進(jìn)入納米量級尺寸,根據(jù)摩爾定律,未來單個(gè)芯片上晶體管的集成數(shù)量依然會呈現(xiàn)指數(shù)性增長,如此急劇的發(fā)展速度必然會提高測試的難度,與之伴隨的便是費(fèi)用成本。面對龐大的測試數(shù)據(jù)量,對于昂貴的自動測試設(shè)備（automatic test equipment,ATE）的硬件性能和可行性提出更高的要求,同時(shí)測試所面臨的時(shí)間、功耗及復(fù)雜度問題本質(zhì)上都是成本的損耗。因此,為了解決這一測試的根本難題,課題的研究具有關(guān)鍵性和實(shí)際意義。目前,國內(nèi)外研究較多從測試數(shù)據(jù)壓縮出發(fā),一定程度上能夠解決成本問題,其技術(shù)概括為兩種:內(nèi)建自測試（Built-in Self-Test,BIST）和外建自測試（Built-out Self-Test,BOST）。BIST的主要思想是提出在電路內(nèi)部建立集測試生成、數(shù)據(jù)加載、響應(yīng)分析以及測試控制結(jié)構(gòu)系統(tǒng)化一體的方法,使得電路能夠測試自身,以此來減低測試所需成本。外建自測試主要是通過壓縮IP核的測試數(shù)據(jù)存儲在測試裝置內(nèi),然后將向量傳輸至芯片中,最后通過設(shè)計(jì)外部解壓電路實(shí)現(xiàn)數(shù)據(jù)還原。該種技術(shù)可以全面的減少測試數(shù)據(jù)數(shù)量和整個(gè)測試所需時(shí)間,有著更... 

【文章來源】：安慶師范大學(xué)安徽省

【文章頁數(shù)】：47 頁

【學(xué)位級別】：碩士

【部分圖文】：

集成芯核的SOC示例

測試原理示意圖

圖 2-2 BIST 的一般結(jié)構(gòu)我們在使用片上硬件測試任意一個(gè)芯片時(shí)，最簡易的方法就是通過植入一型片上實(shí)驗(yàn)自動測試電路，使其能夠與片上輸入/輸出存儲器和控制器相連，我們在實(shí)現(xiàn)內(nèi)建自測試時(shí)只需要從輸入存儲器中獲取數(shù)據(jù)并將其傳輸至被測路，然后讀取輸出結(jié)果將其與預(yù)期輸出響應(yīng)相比較。嵌入式測試[31-32]的該測

【參考文獻(xiàn)】：
期刊論文
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