為解決高速數(shù)據(jù)采樣器采樣數(shù)據(jù)的準(zhǔn)確傳輸問題,對高速串行數(shù)據(jù)傳輸協(xié)議JESD204B進(jìn)行了研究和設(shè)計.采用了一種名為并行編碼的8b/10b編碼電路,以減輕系統(tǒng)時鐘的負(fù)擔(dān),提高數(shù)據(jù)傳輸速率,完成了發(fā)生器接口電路的設(shè)計.結(jié)果表明設(shè)計的接口電路功能正確,性能滿足高速數(shù)據(jù)傳輸?shù)囊?并行8b/10b編碼電路可以顯著提高數(shù)據(jù)傳輸率,降低系統(tǒng)時鐘的要求. 

【文章來源】：微電子學(xué)與計算機(jī). 2017,34(08)北大核心CSCD

【文章頁數(shù)】：6 頁

【部分圖文】：

圖１ＪＥＳＤ２０４Ｂ收發(fā)系統(tǒng)框圖

微電子學(xué)與計算機(jī)２０１７年圖３鏈路建立過程圖３．２自同步１６位并行擾碼器ＪＥＳＤ２０４Ｂ協(xié)議中有擾碼和非擾碼兩種工作模式，并且規(guī)定擾碼采用多項式１＋ｘ１４＋ｘ１５進(jìn)行自同步擾碼［４］．自同步擾碼技術(shù)采用獨立的移位寄存器序列發(fā)生器結(jié)構(gòu)，由外輸入信號激勵工作．它不需要移位寄存器同步信號，數(shù)據(jù)沒有反饋，解擾和初始值無關(guān)，因此應(yīng)用更加方便．串行擾碼每次只處理一個比特的數(shù)據(jù)，每個時鐘周期移位寄存器只移動一位，而對于發(fā)送端接口電路需要同時處理１６位數(shù)據(jù)，因此在每個時鐘周期移位寄存器需要移動１６位．采用上面擾碼多項式進(jìn)行擾碼需要１５個移位寄存器，而要實現(xiàn)１６位并行擾碼１５個移位寄存器是無法實現(xiàn)的，所以要添加了兩個移位寄存器，圖４為所設(shè)計的自同步１６位并行擾碼器結(jié)構(gòu)圖，采用的是高位優(yōu)先的擾碼方式，同時在電路中加入了一個使能信號ＥＮ，通過配置ＥＮ信號可以決定系統(tǒng)擾碼和非擾碼兩種工作狀態(tài)，式（１）為擾碼器實現(xiàn)的擾碼表達(dá)式．圖４１６位自同步并行擾碼結(jié)構(gòu)圖ｓ１＝Ｄ１＋ＥＮ＆（Ｓ１３＋Ｓ１２＋Ｓ１５＋Ｓ１４）；ｓ２＝Ｄ２＋ＥＮ＆（Ｓ１＋Ｓ１５＋Ｓ１４）；ｓ３＝Ｄ３＋ＥＮ＆（Ｓ２＋Ｓ１）；ｓ４＝Ｄ４＋ＥＮ＆（Ｓ３＋Ｓ２）；ｓ５＝Ｄ５＋ＥＮ＆（Ｓ４＋Ｓ３）；ｓ６＝Ｄ６＋ＥＮ＆（Ｓ５＋Ｓ４）；ｓ７＝Ｄ７＋ＥＮ＆（Ｓ６＋Ｓ５）；ｓ８＝Ｄ８＋ＥＮ＆（Ｓ７＋Ｓ６）；ｓ９＝Ｄ

移位寄存器只移動一位，而對于發(fā)送端接口電路需要同時處理１６位數(shù)據(jù)，因此在每個時鐘周期移位寄存器需要移動１６位．采用上面擾碼多項式進(jìn)行擾碼需要１５個移位寄存器，而要實現(xiàn)１６位并行擾碼１５個移位寄存器是無法實現(xiàn)的，所以要添加了兩個移位寄存器，圖４為所設(shè)計的自同步１６位并行擾碼器結(jié)構(gòu)圖，采用的是高位優(yōu)先的擾碼方式，同時在電路中加入了一個使能信號ＥＮ，通過配置ＥＮ信號可以決定系統(tǒng)擾碼和非擾碼兩種工作狀態(tài)，式（１）為擾碼器實現(xiàn)的擾碼表達(dá)式．圖４１６位自同步并行擾碼結(jié)構(gòu)圖ｓ１＝Ｄ１＋ＥＮ＆（Ｓ１３＋Ｓ１２＋Ｓ１５＋Ｓ１４）；ｓ２＝Ｄ２＋ＥＮ＆（Ｓ１＋Ｓ１５＋Ｓ１４）；ｓ３＝Ｄ３＋ＥＮ＆（Ｓ２＋Ｓ１）；ｓ４＝Ｄ４＋ＥＮ＆（Ｓ３＋Ｓ２）；ｓ５＝Ｄ５＋ＥＮ＆（Ｓ４＋Ｓ３）；ｓ６＝Ｄ６＋ＥＮ＆（Ｓ５＋Ｓ４）；ｓ７＝Ｄ７＋ＥＮ＆（Ｓ６＋Ｓ５）；ｓ８＝Ｄ８＋ＥＮ＆（Ｓ７＋Ｓ６）；ｓ９＝Ｄ９＋ＥＮ＆（Ｓ８＋Ｓ７）；ｓ１０＝Ｄ１０＋ＥＮ＆（Ｓ９＋Ｓ８）；ｓ１１＝Ｄ１１＋ＥＮ＆（Ｓ１０＋Ｓ９）；ｓ１２＝Ｄ１２＋ＥＮ＆（Ｓ１１＋Ｓ１０）；ｓ１３＝Ｄ１３＋ＥＮ＆（Ｓ１２＋Ｓ１１）；ｓ１４＝Ｄ１４＋ＥＮ＆（Ｓ１３＋Ｓ１２）；ｓ１５＝Ｄ１５＋ＥＮ＆（Ｓ１４＋Ｓ１３）；ｓ１６＝Ｄ１６

【參考文獻(xiàn)】：
期刊論文
[1]基于JESD204B協(xié)議的數(shù)據(jù)傳輸接口設(shè)計[J]. 周典淼,徐暉,陳維華,李楠,孫兆林,刁節(jié)濤.  電子科技. 2015(10)
[2]JESD204B接口協(xié)議中的加擾電路設(shè)計[J]. 霍興華,姚亞峰,賈茜茜,陳登.  電視技術(shù). 2014(23)
[3]LVDS中8B/10B編碼解碼器的設(shè)計與實現(xiàn)[J]. 楊佩,張麗娜,張洵穎,龔龍慶,孟中峰.  微電子學(xué)與計算機(jī). 2014(05)



本文編號：3357020