隨著集成電路技術(shù)和工藝的迅猛發(fā)展,三維集成電路通過(guò)垂直集成硅通孔極大地提升了集成的晶體管數(shù)量,勢(shì)必將成為繼摩爾定律之后一項(xiàng)引領(lǐng)行業(yè)的重要技術(shù)。與2D SoC相比,3D SoC具有多個(gè)明顯的優(yōu)勢(shì),包括更高的集成度、更小的芯片尺寸、更高的測(cè)試帶寬和更低的測(cè)試功耗。在3D SoC性能提高的同時(shí)其測(cè)試環(huán)節(jié)也將面臨著更大的挑戰(zhàn),包括可觀察性和可控制性降低,測(cè)試成本上升。優(yōu)化3D SoC最核心問(wèn)題就是控制測(cè)試成本,減少測(cè)試時(shí)間是節(jié)約測(cè)試成本最直接的手段。提出了基于博弈論的3D SoC測(cè)試優(yōu)化方法,來(lái)尋找測(cè)試時(shí)間與測(cè)試帶寬最優(yōu)的解決方案。在TSV數(shù)和測(cè)試引腳數(shù)約束下,測(cè)試時(shí)間和測(cè)試帶寬相互作用,相互影響,經(jīng)過(guò)博弈找到二者之間的納什均衡解。設(shè)置均衡刺激因子在二者當(dāng)前的均衡決策中隨機(jī)刺激產(chǎn)生新的決策組合后再繼續(xù)進(jìn)行博弈,不斷的重復(fù)順序?qū)?yōu),最終找到全局的帕累托最優(yōu)解,得到最小的測(cè)試時(shí)間。實(shí)驗(yàn)在五類不同的基準(zhǔn)電路上進(jìn)行,結(jié)果表明在測(cè)試時(shí)間上,本文采用的博弈論方法要優(yōu)于對(duì)比的算法,并且本文的方法得到了最優(yōu)的TAM結(jié)構(gòu)設(shè)計(jì)。提出了一種均衡分配IP核及其外殼周圍元件的3D SoC測(cè)試時(shí)間優(yōu)化方法。合理分配元件,... 

【文章來(lái)源】：哈爾濱師范大學(xué)黑龍江省

【文章頁(yè)數(shù)】：57 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

TSV的制造步驟Figure1-1TSVmanufacturingsteps

第一章緒論3片間的互連線長(zhǎng)度，多用于功能互連，比如，電源/地、時(shí)鐘和I/O。另外預(yù)留出一定數(shù)目的TSV用于3DSoC不同晶片之間的測(cè)試訪問(wèn)。2DSoC中的芯片相連時(shí)通常采用邊緣走線的方式，使得信號(hào)和數(shù)據(jù)傳輸耗時(shí)很久，而3DSoC中各芯片相連時(shí)采用TSV垂直連接，縮短了各層芯片之間互連線長(zhǎng)度，提高了信號(hào)和數(shù)據(jù)傳輸?shù)乃俣取?DSoC較之于2DSoC來(lái)說(shuō)，在信號(hào)傳輸、所需功耗以及系統(tǒng)性能方面都占據(jù)了絕對(duì)的優(yōu)勢(shì)。TSV的制作過(guò)程通常包括5個(gè)步驟：蝕刻TSV孔、氧化物沉淀、銅沉淀、鍍銅以及化學(xué)工藝打磨[9]。如圖1-1所示，TSV的制造步驟。圖1-1TSV的制造步驟Figure1-1TSVmanufacturingsteps如圖1-1所示，處理后TSV仍被封裝于晶片當(dāng)中，晶片的高度要遠(yuǎn)遠(yuǎn)高于TSV的高度，為了使用TSV進(jìn)行垂直互連，需將TSV的一部分裸露在晶片之外，此時(shí)需要對(duì)晶片進(jìn)行薄化處理，工藝上要求晶片厚度應(yīng)低于25um。由于晶片的薄厚要求極高，因此在晶片的薄化過(guò)程中，為了防止晶片與TSV損壞，加強(qiáng)晶片的強(qiáng)度，在薄化的晶片下增加一層載體晶片，提高良品率。增加載體晶片后，需將多個(gè)經(jīng)過(guò)薄化的晶片連接到一起[10]，也就是綁定過(guò)程。如圖1-2所示，為晶片的薄化與綁定過(guò)程。圖1-2晶片的薄化與綁定過(guò)程Figure1-2Diethinningandbondingprocess

哈爾濱師范大學(xué)碩士學(xué)位論文4晶片堆疊主要有三種形式，面對(duì)面(face-to-face，f2f)堆疊，背對(duì)背(back-to-back，b2b)堆疊，面對(duì)背(face-to-back，f2b)堆疊�！懊妗睘樾酒顒�(dòng)表面，“背”即為相對(duì)應(yīng)的另一面，而TSV的引腳需在芯片的背面露出。如圖1-3a)中所示，f2f的堆疊方式中，層與層的芯片之間直接通過(guò)活動(dòng)表面相連接，此時(shí)層與層之間不需要TSV進(jìn)行連接，但是需要上層芯片的面積略小于下層芯片的面積，來(lái)實(shí)現(xiàn)與外界連接時(shí)的要求。圖1-3b)中b2b的堆疊方式可以看出，層與層間的芯片直接通過(guò)TSV進(jìn)行互連。由圖1-3可以明顯看出，當(dāng)相連的芯片超過(guò)兩層時(shí)，f2f的堆疊方式與b2b的堆疊方式都不利于繼續(xù)擴(kuò)展。不同于f2f和b2b，f2b的堆疊方式的優(yōu)勢(shì)則是有利于擴(kuò)展，同理設(shè)定底層芯片面積仍需略大于上層芯片面積，對(duì)外連接信號(hào)仍通過(guò)底層連接[9]。這時(shí)可以按照要求將上一層芯片的背與相應(yīng)下一層芯片的面進(jìn)行連接，依次堆疊多層芯片。圖1-3晶片的堆疊方式Figure1-3DieStackingmethod上文介紹了晶片的堆疊方式，3DSoC的堆疊方式也為三種，3DSoC就是將芯

【參考文獻(xiàn)】：
期刊論文
[1]基于帕累托最優(yōu)的電力CPS多目標(biāo)防御策略研究[J]. 阮振,呂林,劉友波,楊嘉湜,劉俊勇,倪偉.  電力系統(tǒng)及其自動(dòng)化學(xué)報(bào). 2019(07)
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[3]三維芯片多層與多核并行測(cè)試調(diào)度優(yōu)化方法[J]. 陳田,汪加偉,安鑫,任福繼.  計(jì)算機(jī)應(yīng)用. 2018(06)
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[5]基于硅通孔綁定后三維芯片測(cè)試調(diào)度優(yōu)化方案[J]. 聶牧,梁華國(guó),卞景昌,倪天明,徐秀敏,黃正峰.  計(jì)算機(jī)工程與科學(xué). 2017(03)
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[10]邊界掃描測(cè)試技術(shù)[J]. 王孜,劉洪民,吳德馨.  半導(dǎo)體技術(shù). 2002(09)

博士論文
[1]三維集成電路中TSV測(cè)試與故障診斷方法研究[D]. 方旭.哈爾濱工業(yè)大學(xué) 2019
[2]層次化SOC可測(cè)性架構(gòu)及測(cè)試調(diào)度優(yōu)化策略研究[D]. 李嬌.上海大學(xué) 2014
[3]基于博弈思想的優(yōu)化算法研究[D]. 徐敏.中國(guó)科學(xué)技術(shù)大學(xué) 2006
[4]低功耗內(nèi)建自測(cè)試（BIST）設(shè)計(jì)技術(shù)的研究[D]. 李杰.東南大學(xué) 2004

碩士論文
[1]三維片上系統(tǒng)測(cè)試時(shí)間及成本的優(yōu)化方法研究[D]. 吳欣舟.合肥工業(yè)大學(xué) 2019
[2]三維芯片測(cè)試成本優(yōu)化研究[D]. 聶牧.合肥工業(yè)大學(xué) 2018
[3]三維芯片測(cè)試中低成本自測(cè)試方法研究[D]. 楊冰東.合肥工業(yè)大學(xué) 2016
[4]三維SoC測(cè)試結(jié)構(gòu)設(shè)計(jì)與優(yōu)化方法研究[D]. 王帥.哈爾濱工業(yè)大學(xué) 2013
[5]三維集成電路測(cè)試時(shí)間的優(yōu)化方法研究[D]. 劉蓓.合肥工業(yè)大學(xué) 2011



本文編號(hào)：3353590