發(fā)布時(shí)間：2021-08-14 07:20

　　人工智能領(lǐng)域的研究包含人臉識(shí)別和物體檢測(cè)等多個(gè)方向,被廣泛應(yīng)用在多種行業(yè),越來(lái)越多的人們享受到人工智能所帶來(lái)的便利。而在人工智能和機(jī)器學(xué)習(xí)中扮演重要角色的卷積神經(jīng)網(wǎng)絡(luò),就成為了當(dāng)下的研究熱點(diǎn)。卷積神經(jīng)網(wǎng)絡(luò)算法一般是在CPU和GPU上實(shí)現(xiàn),通過(guò)網(wǎng)絡(luò)的構(gòu)建對(duì)目標(biāo)進(jìn)行訓(xùn)練,提取出關(guān)鍵信息。但由于通用處理器的體積相對(duì)較大、功耗較高的問(wèn)題,難以將卷積神經(jīng)網(wǎng)絡(luò)部署,來(lái)滿足邊緣計(jì)算的需求。現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array,FPGA）擁有著編程邏輯資源豐富、靈活可配置、功耗低等特點(diǎn),能夠?qū)崿F(xiàn)卷積神經(jīng)網(wǎng)絡(luò)的并行化計(jì)算,是移植卷積神經(jīng)網(wǎng)絡(luò)運(yùn)算的重要硬件平臺(tái)之一。本文研究了基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)的IP化設(shè)計(jì)與實(shí)現(xiàn),結(jié)合FPGA自身特性,對(duì)卷積神經(jīng)網(wǎng)絡(luò)中卷積層和池化層的計(jì)算進(jìn)行了并行化的研究,選取合適FPGA電路實(shí)現(xiàn)的激活函數(shù)。在此基礎(chǔ)上,為了實(shí)現(xiàn)簡(jiǎn)單便捷的將卷積神經(jīng)網(wǎng)絡(luò)向FPGA端的移植,故提出對(duì)卷積神經(jīng)網(wǎng)絡(luò)各層進(jìn)行IP化設(shè)計(jì),從而降低網(wǎng)絡(luò)向FPGA端的移植難度。主要研究?jī)?nèi)容如下:（1）構(gòu)建了MY-NET網(wǎng)絡(luò)。在傳統(tǒng)數(shù)字手寫識(shí)別網(wǎng)絡(luò)MNIST的基礎(chǔ)上進(jìn)行改進(jìn),... 

【文章來(lái)源】：海南大學(xué)海南省 211工程院校

【文章頁(yè)數(shù)】：54 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

PYNQ開發(fā)流程

海南大學(xué)碩士學(xué)位論文7將預(yù)訓(xùn)練好的權(quán)值的調(diào)用與導(dǎo)入、手寫數(shù)字圖像的調(diào)用與導(dǎo)入、IP核復(fù)用的調(diào)用以及數(shù)據(jù)讀取等任務(wù)；PS端的IP模塊如下圖所示：圖2-2ZYNQIP模塊Fig.2-2ZYNQIPModule2）ProgrammingLogic（簡(jiǎn)稱PL），PL作為可編程邏輯，也就是作為系統(tǒng)實(shí)現(xiàn)的硬件部分。主要是負(fù)責(zé)卷積神經(jīng)網(wǎng)絡(luò)各層IP核的設(shè)計(jì)實(shí)現(xiàn)，以及在各層IP核封裝完成后，對(duì)系統(tǒng)通過(guò)blockdesign的整體設(shè)計(jì)。簡(jiǎn)言之，PL端就是負(fù)責(zé)卷積神經(jīng)網(wǎng)絡(luò)的硬件實(shí)現(xiàn)。軟硬件協(xié)同的系統(tǒng)結(jié)構(gòu)如圖所示：圖2-3軟硬件協(xié)同結(jié)構(gòu)Fig.2-3Softwareandhardwarecoordinationstructure軟硬件協(xié)同設(shè)計(jì)在和傳統(tǒng)的純硬件開發(fā)或者純軟件開發(fā)的優(yōu)勢(shì)在于：1）充分發(fā)揮軟件和硬件部分優(yōu)勢(shì)，利用協(xié)同設(shè)計(jì)的方式，簡(jiǎn)化了開發(fā)流程。2）軟硬件協(xié)同設(shè)計(jì)的可移植性強(qiáng)。2.3系統(tǒng)整體架構(gòu)整個(gè)系統(tǒng)在PYNQ-Z1開發(fā)板上實(shí)現(xiàn)，由ARM+FPGA共同構(gòu)成。整個(gè)系統(tǒng)的控制由ARM上搭載的Linux系統(tǒng)進(jìn)行完成。ARM負(fù)責(zé)發(fā)送圖像數(shù)據(jù)和接收FPGA計(jì)算后的輸出結(jié)果，并控制卷積神經(jīng)網(wǎng)絡(luò)進(jìn)行計(jì)算。FPGA負(fù)責(zé)卷積神經(jīng)網(wǎng)絡(luò)的運(yùn)算。

海南大學(xué)碩士學(xué)位論文7將預(yù)訓(xùn)練好的權(quán)值的調(diào)用與導(dǎo)入、手寫數(shù)字圖像的調(diào)用與導(dǎo)入、IP核復(fù)用的調(diào)用以及數(shù)據(jù)讀取等任務(wù)；PS端的IP模塊如下圖所示：圖2-2ZYNQIP模塊Fig.2-2ZYNQIPModule2）ProgrammingLogic（簡(jiǎn)稱PL），PL作為可編程邏輯，也就是作為系統(tǒng)實(shí)現(xiàn)的硬件部分。主要是負(fù)責(zé)卷積神經(jīng)網(wǎng)絡(luò)各層IP核的設(shè)計(jì)實(shí)現(xiàn)，以及在各層IP核封裝完成后，對(duì)系統(tǒng)通過(guò)blockdesign的整體設(shè)計(jì)。簡(jiǎn)言之，PL端就是負(fù)責(zé)卷積神經(jīng)網(wǎng)絡(luò)的硬件實(shí)現(xiàn)。軟硬件協(xié)同的系統(tǒng)結(jié)構(gòu)如圖所示：圖2-3軟硬件協(xié)同結(jié)構(gòu)Fig.2-3Softwareandhardwarecoordinationstructure軟硬件協(xié)同設(shè)計(jì)在和傳統(tǒng)的純硬件開發(fā)或者純軟件開發(fā)的優(yōu)勢(shì)在于：1）充分發(fā)揮軟件和硬件部分優(yōu)勢(shì)，利用協(xié)同設(shè)計(jì)的方式，簡(jiǎn)化了開發(fā)流程。2）軟硬件協(xié)同設(shè)計(jì)的可移植性強(qiáng)。2.3系統(tǒng)整體架構(gòu)整個(gè)系統(tǒng)在PYNQ-Z1開發(fā)板上實(shí)現(xiàn)，由ARM+FPGA共同構(gòu)成。整個(gè)系統(tǒng)的控制由ARM上搭載的Linux系統(tǒng)進(jìn)行完成。ARM負(fù)責(zé)發(fā)送圖像數(shù)據(jù)和接收FPGA計(jì)算后的輸出結(jié)果，并控制卷積神經(jīng)網(wǎng)絡(luò)進(jìn)行計(jì)算。FPGA負(fù)責(zé)卷積神經(jīng)網(wǎng)絡(luò)的運(yùn)算。

【參考文獻(xiàn)】：
期刊論文
[1]卷積神經(jīng)網(wǎng)絡(luò)數(shù)字識(shí)別系統(tǒng)的FPGA實(shí)現(xiàn)[J]. 孫敬成,王正彥,李增剛.  計(jì)算機(jī)工程與應(yīng)用. 2020(13)
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[3]卷積神經(jīng)網(wǎng)絡(luò)研究綜述[J]. 周飛燕,金林鵬,董軍.  計(jì)算機(jī)學(xué)報(bào). 2017(06)
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[5]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器[J]. 余子健,馬德,嚴(yán)曉浪,沈君成.  計(jì)算機(jī)工程. 2017(01)
[6]卷積神經(jīng)網(wǎng)絡(luò)的FPGA并行加速方案設(shè)計(jì)[J]. 方睿,劉加賀,薛志輝,楊廣文.  計(jì)算機(jī)工程與應(yīng)用. 2015(08)
[7]采用FPGA的機(jī)器視覺(jué)系統(tǒng)發(fā)展現(xiàn)狀與趨勢(shì)[J]. 原魁,肖晗,何文浩.  計(jì)算機(jī)工程與應(yīng)用. 2010(36)

博士論文
[1]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)并行結(jié)構(gòu)研究[D]. 陸志堅(jiān).哈爾濱工程大學(xué) 2013

碩士論文
[1]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)并行加速器設(shè)計(jì)[D]. 張孟逸.哈爾濱理工大學(xué) 2019
[2]基于FPGA的卷積人工神經(jīng)網(wǎng)絡(luò)加速方法與實(shí)現(xiàn)研究[D]. 王金蘭.蘭州大學(xué) 2018
[3]FPGA加速卷積神經(jīng)網(wǎng)絡(luò)訓(xùn)練的研究與實(shí)現(xiàn)[D]. 魏小淞.西安電子科技大學(xué) 2018
[4]基于TensorFlow的卷積神經(jīng)網(wǎng)絡(luò)的應(yīng)用研究[D]. 姜新猛.華中師范大學(xué) 2017
[5]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器設(shè)計(jì)[D]. 王思陽(yáng).電子科技大學(xué) 2017
[6]面向大數(shù)據(jù)的CPU/GPU/FPGA計(jì)算平臺(tái)研究[D]. 黃海洋.電子科技大學(xué) 2017
[7]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器[D]. 余子健.浙江大學(xué) 2016
[8]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)應(yīng)用研究[D]. 王羽.華南理工大學(xué) 2016



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