隨著科技的發(fā)展,信號(hào)的處理也越來(lái)越趨向于數(shù)字化,但現(xiàn)實(shí)世界的信號(hào)卻是連續(xù)的模擬信號(hào)。作為模擬信號(hào)與數(shù)字信號(hào)的重要橋梁,模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter,ADC）是一類十分重要的電路模塊。其中,逐次逼近型模數(shù)轉(zhuǎn)換器（Success Approximation Register ADC,SAR ADC）由于其功耗低,擁有中等的分辨率而受到了廣泛的關(guān)注。電容失配是影響SAR ADC性能的關(guān)鍵因素之一。對(duì)于10位以上的SAR ADC,電容失配的存在使得ADC的精度很難再進(jìn)一步提高。同時(shí),為了進(jìn)一步提高速度,電容陣列的尺寸也需要相應(yīng)減小,而這使得電容失配的問(wèn)題更加顯著。本文基于CMOS 40nm工藝,設(shè)計(jì)了一種基于比較器亞穩(wěn)態(tài)進(jìn)行電容失配校準(zhǔn)的12-bit SAR ADC并完成了版圖設(shè)計(jì)進(jìn)行了后仿真。比較器亞穩(wěn)態(tài)描述的是比較器速度非常慢以至于在長(zhǎng)時(shí)間內(nèi)無(wú)法給出結(jié)果的狀態(tài),該狀態(tài)下的比較器輸入電壓十分接近。該校準(zhǔn)算法利用這個(gè)特點(diǎn),將比較器亞穩(wěn)態(tài)作為一種標(biāo)志并且求得了在沒(méi)有電容失配時(shí)的理想碼字,通過(guò)比較ADC實(shí)際輸出碼字與理想碼字,得到了該位電容失配引入的誤差,從而... 

【文章來(lái)源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：92 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

柵壓自舉開(kāi)關(guān)的版圖

第五章SARADC的設(shè)計(jì)與實(shí)現(xiàn)59XYCLCL圖5-4正反饋環(huán)按3.3.4節(jié)所述動(dòng)態(tài)比較器噪聲仿真方法，本文所使用StrongARMLatch比較器在輸入差分電壓為135V時(shí)，1000次比較中比較器輸出為1的概率為84.98%，可近似得到比較器的噪聲為135V。而本文所述ADC的LSB為537V，故其噪聲性能滿足設(shè)計(jì)要求。比較器的失調(diào)電壓可以通過(guò)蒙特卡洛仿真得到。固定比較器負(fù)端輸入電壓為共模，正端加一斜坡電壓，找到輸出從0翻轉(zhuǎn)到1時(shí)的正端電壓值，它與共模電壓的差值便是比較器的失調(diào)電壓。經(jīng)過(guò)1000的仿真后，其結(jié)果如圖5-5所示，得到本文所用比較器的失調(diào)電壓均值為-15.1913V，標(biāo)準(zhǔn)差為1.85341mV，考慮到三倍標(biāo)準(zhǔn)差便約為5.55mV，遠(yuǎn)小于本文所述SARADC可校準(zhǔn)失調(diào)電壓33.34mV。SARADC的失調(diào)校準(zhǔn)會(huì)在5.4.1節(jié)講到。圖5-5比較器失調(diào)電壓蒙特卡洛仿真圖5-6所示為比較器的整體版圖以及輸入對(duì)管的布局。輸入對(duì)管匹配程度對(duì)比較器失調(diào)有著十分巨大的影響，為增大輸入對(duì)管的匹配程度，管子M1和M2的布局如圖5-6（b）所示。圖中所有的A部分代表輸入管M1，所有的B部分代表輸入管M2，A和B交叉排列形成共質(zhì)心結(jié)構(gòu)減小了梯度效應(yīng)的影響。圖中D代表

電子科技大學(xué)碩士學(xué)位論文60虛擬管（Dummy），是為了保證處于邊緣的管子周圍的環(huán)境與其余管子一致，增加匹配程度。(a)(b)圖5-6比較器版圖。(a)整體版圖；(b)輸入對(duì)管5.3CDAC的設(shè)計(jì)5.3.1單位電容CDAC的每一位電容都設(shè)計(jì)為單位電容的整數(shù)倍，因?yàn)檫@種方法更容易滿足匹配要求，達(dá)到每位電容之間相對(duì)精確的比例，因此單位電容的選擇關(guān)系著整個(gè)ADC的性能。單位電容首先要滿足的是采樣熱噪聲小于量化噪聲。由于本文為差分輸入ADC，因此熱噪聲需要考慮P端和N端，即需要滿足：4212FSNTPTNTkTkTkTVCCC+=(5-1)其中，T為熱力學(xué)溫度，k為玻爾茲曼常數(shù)。CT代表總電容，CTP與CTN分別為P端和N端電容陣列總電容，且CTP=CTN=0.5CT。VFS為ADC滿幅輸入電壓。在本文中VFS=2.2V，N=12，代入（5-1）式可求得總電容CT至少應(yīng)該大于0.688pF。除了熱噪聲以外，單位電容越大電容失配相對(duì)就越小，CDAC的電容精確度就越高，但大電容會(huì)帶來(lái)更長(zhǎng)的電荷重分配時(shí)間，減慢CDAC量化速度，因此也要折中選擇。本文所用單位電容大小為2.37fF，總電容大小為20.02pF，大于0.688pF，滿

【參考文獻(xiàn)】：
期刊論文
[1]孔徑抖動(dòng)對(duì)中頻采樣系統(tǒng)信噪比影響的研究[J]. 曹鵬,費(fèi)元春.  電子學(xué)報(bào). 2004(03)

博士論文
[1]逐次逼近型模數(shù)轉(zhuǎn)換器及其噪聲整形混合結(jié)構(gòu)的研究與實(shí)現(xiàn)[D]. 楊家琪.中國(guó)科學(xué)技術(shù)大學(xué) 2018
[2]基于非二進(jìn)制量化算法的逐次逼近模數(shù)轉(zhuǎn)換器的設(shè)計(jì)[D]. 杜翎.電子科技大學(xué) 2016
[3]高性能低功耗SAR ADC的研究與設(shè)計(jì)[D]. 高俊楓.電子科技大學(xué) 2015
[4]GaAs HBT超高速折疊內(nèi)插ADC芯片設(shè)計(jì)方法研究[D]. 張金燦.西安電子科技大學(xué) 2014

碩士論文
[1]一種采用冗余位技術(shù)的12位SAR ADC的設(shè)計(jì)與研究[D]. 何生生.電子科技大學(xué) 2019
[2]一種采用新型片上校準(zhǔn)技術(shù)的Pipeline ADC設(shè)計(jì)[D]. 毛祚偉.電子科技大學(xué) 2018
[3]一種應(yīng)用電容正反饋結(jié)構(gòu)的Pipeline ADC的設(shè)計(jì)[D]. 牛勝普.電子科技大學(xué) 2018
[4]帶模擬后臺(tái)校正的14位低功耗SAR ADC設(shè)計(jì)[D]. 王岑.電子科技大學(xué) 2017
[5]16位1MSPS逐次逼近型模數(shù)轉(zhuǎn)換器設(shè)計(jì)研究[D]. 葉謙.西安電子科技大學(xué) 2015



本文編號(hào)：3326543