在最近的十年里,集成電路（Integrated Circuit,IC）產(chǎn)業(yè)得到了極大的發(fā)展,伴隨著摩爾定律的預(yù)言,芯片的規(guī)模和集成度也變得越來越高。高集成度的芯片在擁有更廣泛的用處的同時,也為芯片的設(shè)計工作帶來了更大的挑戰(zhàn),而芯片驗證作為芯片設(shè)計工作中至關(guān)重要的一環(huán),貫穿于整個芯片的設(shè)計流程中。通用驗證方法學(xué)（Universal Verification Methodology,UVM）與傳統(tǒng)的驗證方法相比,具有著更簡潔的代碼風(fēng)格以及可復(fù)用性的特點,這些特點使其更適用于大規(guī)模芯片驗證。本文通過對SAS（Serial Attached SCSI）協(xié)議的應(yīng)用層、傳輸層、端口層、鏈路層、phy層以及物理層的分析,研究了SAS協(xié)議內(nèi)部狀態(tài)機的運行以及其對數(shù)據(jù)的處理,例如8b/10b編碼、擾碼和CRC校驗,并在此基礎(chǔ)上實現(xiàn)了interface、transcation、sequence、driver、monitor、reference model以及scoreboard等UVM組件,運用這些組件搭建了串行SCSI接口控制模塊的UVM驗證平臺。在驗證平臺搭建完成后,為了驗證了串行SCSI接口控制模塊... 

【文章來源】：杭州電子科技大學(xué)浙江省

【文章頁數(shù)】：79 頁

【學(xué)位級別】：碩士

【部分圖文】：

芯片的設(shè)計流程

浙江省碩士學(xué)位論文2圖1.1芯片的設(shè)計流程由于現(xiàn)今芯片如此高的集成度，芯片的驗證工作變得龐大而復(fù)雜，復(fù)雜的驗證工作使得驗證工程師的工作量與工作難度直線上升[3]，大量且困難的驗證工作勢必會拖累項目的開發(fā)時間和效率，延長產(chǎn)品進入市場的時間。在現(xiàn)如今的芯片開發(fā)過程中，驗證的工作量已經(jīng)超過了芯片設(shè)計的工作量了。如圖1.2所示，隨著時間的增長，集成電路規(guī)模不斷增大，芯片驗證工作在整個芯片開發(fā)過程中所占的比例也在逐年增加。圖1.2芯片驗證周期芯片的驗證是確保芯片是否達到設(shè)計要求的最重要的環(huán)節(jié)。在芯片的開發(fā)過程中，一旦設(shè)計的芯片通過了驗證，后續(xù)就會進行流片測試，此時若有錯誤就要重新流片。雖然第一階段的流片只會進行少量的樣片流片，但是流片過程中所耗費的時間是制約產(chǎn)品搶占市場的重

浙江省碩士學(xué)位論文3要因素。而不幸的是，目前僅有35%左右的芯片是可以在第一次投片時就成功的[4]，即超過6成以上的芯片是要至少兩次流片測試的，排除小概率的流片時產(chǎn)生的錯誤，芯片流片測試的次數(shù)是直接與芯片驗證環(huán)節(jié)的好壞成反比的，高效且完備的驗證可以為芯片的生產(chǎn)節(jié)省大量的時間成本與物力成本。然而現(xiàn)今的芯片設(shè)計、驗證與制造能力卻相差甚遠，如圖1.3所示�？梢钥吹叫酒尿炞C能力相較于其它兩個是很差的，因此，尋找一種高效且完備的驗證方法就變得至關(guān)重要，所以對高效的驗證方法的研究實現(xiàn)也就變得更有意義。圖1.3芯片的驗證、設(shè)計與制造的增長百分比對比1.2國內(nèi)外研究現(xiàn)狀在早期的芯片開發(fā)流程中，芯片的驗證都是由設(shè)計人員使用硬件編程語言（verilogHDL或VHDL）編寫具有定向向量輸入的測試用例（TestBench），再根據(jù)芯片設(shè)計的規(guī)格要求，通過觀察輸出向量來確定設(shè)計是否正確。這樣的驗證適用于小規(guī)模、功能單一的芯片或模塊，它具有編寫簡單，驗證精確等優(yōu)點，但是它的缺點也同樣突出，定向的向量意味著僅能針對某一特定情況，要想驗證其他情況就要重新編寫testbench，而要想覆蓋盡可能多的情況，則要有大量的testbench，大量的testbench的仿真糾錯十分耗費人力[5]。同樣由于此驗證方法是針對特定芯片編寫的，所以無法復(fù)用到其他芯片上，即復(fù)用性很差。為了解決這些問題，驗證工程師們相繼開發(fā)了多種硬件驗證語言，如SystemC、SystemVerilog等。20世紀90年代后期，SystemC語言被開發(fā)[6]。SystemC是由C++實現(xiàn)的一個類庫，所以SystemC常被用于驗證算法類設(shè)計。但是由于C++中的內(nèi)存需要用戶自己進行管理，所以SystemC經(jīng)常會出現(xiàn)內(nèi)存泄漏的問題[7]。并且由于早期的驗證都是由設(shè)計人員去完成的，設(shè)計人員更傾向于使用verilog或VHDL，對?

【參考文獻】：
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