隨著IC技術(shù)的的發(fā)展,CMOS特征尺寸不斷地縮小到深亞微米,與此同時,功率密度也在不斷增大,降低電源電壓對于降低功耗是一個行之有效的方法。然而,熱噪聲、電路缺陷以及較低的工作電壓使得電路的可靠性受到影響,軟錯誤產(chǎn)生的幾率也越來越大,從而使電路表現(xiàn)出概率特性,而非確定特性。因此,概率CMOS電路的可靠性評估成為了該領(lǐng)域至關(guān)重要的部分,但是傳統(tǒng)方法耗時的特性嚴重限制了概率CMOS在其他方面的研究。幸運的是,一些IC應(yīng)用可以容忍一定的小錯誤概率,也就是說,每個門錯誤概率可以設(shè)置一個很小的值,由于隨著邏輯門錯誤概率的線性增加,功耗會呈指數(shù)下降,因此在小概率的情況下,電路也可以節(jié)省30%⁶0%的功耗。因此,在邏輯門小錯誤概率的情況下,本文提出利用漸近線性分析的方式來評估電路的可靠度,克服了傳統(tǒng)方法耗時的特性,實驗結(jié)果表明其運行時間比具有線性時間復(fù)雜度的布爾差分計算方法低3到4個數(shù)量級,且兩者的相對誤差可控制在5%以下。在本文中,另一個關(guān)鍵的挑戰(zhàn)是在電路存在軟錯誤的情況下對邏輯門進行概率分配,同時保證其輸出錯誤概率在給定范圍之內(nèi)。因此,在VLSI電路設(shè)計階段,我們提供了三種邏... 

【文章來源】：華中科技大學(xué)湖北省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：62 頁

【學(xué)位級別】：碩士

【部分圖文】：

一個簡單的貝葉斯網(wǎng)絡(luò)圖2-1的全概率公式為：

中 科 技 大 學(xué) 碩 士 學(xué) 位 論 性除了可以使電路設(shè)計復(fù)雜度更低之外，更重要的是同一個電路來說，很多時候都有著不同的應(yīng)用，錯誤以需要從電路的可調(diào)整性來設(shè)計電路。點原因，本文提出基于分簇的思想來分配邏輯門的概到一起，設(shè)置同一個錯誤概率值，如圖 4-2 所示一種為一個簇，邏輯門 2 4 5g , g ,g 分為一個簇，每個簇設(shè)電路的設(shè)計復(fù)雜度，基于此概念，本章節(jié)提出基于分ate Cluster Based Gate Error ProbabilityAllocation，GC

【參考文獻】：
期刊論文
[1]貝葉斯網(wǎng)絡(luò)結(jié)構(gòu)學(xué)習(xí)綜述[J]. 李碩豪,張軍.  計算機應(yīng)用研究. 2015(03)
[2]低電壓下CMOS數(shù)字電路概率模型研究[J]. 唐青,胡劍浩,李妍,唐萬榮.  信號處理. 2012(01)
[3]基于概率轉(zhuǎn)移矩陣的串行電路可靠度計算方法[J]. 王真,江建慧.  電子學(xué)報. 2009(02)
[4]基于概率轉(zhuǎn)移矩陣的電路可靠性并行計算方法[J]. 王真,江建慧,沈君華,史哲文.  小型微型計算機系統(tǒng). 2008(02)
[5]非線性約束條件下的廣義投影梯度法[J]. 高自友,劉仍奎.  北方交通大學(xué)學(xué)報. 1995(02)

博士論文
[1]貝葉斯網(wǎng)絡(luò)結(jié)構(gòu)學(xué)習(xí)與應(yīng)用研究[D]. 曹杰.中國科學(xué)技術(shù)大學(xué) 2017



本文編號：3311832