近幾年,隨著集成電路設(shè)計(jì)的快速發(fā)展,便攜式電子設(shè)備也得到了盛行和普及,越來(lái)越多的功能模塊集成在一個(gè)片上系統(tǒng),這就對(duì)系統(tǒng)內(nèi)部的電源管理模塊提出了更高的要求。低壓差線性穩(wěn)壓器（LDO）作為電源管理IC的一個(gè)重要組成部分,也得到了飛速發(fā)展。傳統(tǒng)的LDO結(jié)構(gòu)主要是模擬電路設(shè)計(jì),采用誤差放大器和大尺寸MOS管進(jìn)行反饋調(diào)節(jié)。但是芯片特征尺寸的減小使其對(duì)工作電壓的要求越來(lái)越低,而當(dāng)電源電壓降低到閾值電壓以下時(shí),放大器的增益將無(wú)法達(dá)到設(shè)計(jì)要求,從而導(dǎo)致模擬LDO的性能降低。全數(shù)字LDO（DLDO）就是在這種情況下得到了越來(lái)越多設(shè)計(jì)者的廣泛探索。傳統(tǒng)的全數(shù)字LDO電路是采用比較器、移位寄存器以及MOS管陣列進(jìn)行負(fù)反饋調(diào)節(jié),而近幾年全數(shù)字LDO電路結(jié)構(gòu)日益創(chuàng)新,目的是為了解決傳統(tǒng)結(jié)構(gòu)輸出紋波、瞬態(tài)響應(yīng)以及負(fù)載動(dòng)態(tài)范圍等方面的問(wèn)題。本設(shè)計(jì)采用環(huán)形振蕩器將模擬電壓轉(zhuǎn)換為脈沖寬度;再利用時(shí)間數(shù)字轉(zhuǎn)換電路TDC來(lái)將脈沖寬度轉(zhuǎn)化為數(shù)字信號(hào);采用數(shù)字PID結(jié)構(gòu)作為DLDO的控制模塊,通過(guò)對(duì)PMOS管陣列的開關(guān)控制,達(dá)到對(duì)輸出的補(bǔ)償效果;而MOS管陣列在典型設(shè)計(jì)的基礎(chǔ)上進(jìn)行改進(jìn),以解決調(diào)節(jié)過(guò)程中產(chǎn)生的脈沖尖峰。最終設(shè)計(jì)... 

【文章來(lái)源】：沈陽(yáng)工業(yè)大學(xué)遼寧省

【文章頁(yè)數(shù)】：64 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

模擬LDO的基本結(jié)構(gòu)圖

沈陽(yáng)工業(yè)大學(xué)碩士學(xué)位論文21.2研究現(xiàn)狀2010年的9月，YasuyukiOkuma，KazuakiMori等人提出了早期的數(shù)字LDO結(jié)構(gòu)，基于比較器，移位寄存器以及MOS管陣列構(gòu)成的DLDO。這種結(jié)構(gòu)解決了傳統(tǒng)模擬LDO難以在低電壓下工作的問(wèn)題，開啟了LDO研究的一種嶄新的思路[8]。在2013年，YasuyukiOkuma，KazuakiMori等人針對(duì)數(shù)字LDO的研究，再次提出了一種結(jié)構(gòu)，為一種模擬輔助數(shù)字低壓降穩(wěn)壓器，將快速響應(yīng)的模擬輔助LDO并行的添加到數(shù)字LDO中，電路結(jié)構(gòu)如圖1.2所示。這種結(jié)構(gòu)在一定程度上解決了傳統(tǒng)數(shù)字LDO中瞬態(tài)響應(yīng)慢和輸出紋波大的問(wèn)題[9]。圖1.2一種模擬輔助數(shù)字LDO結(jié)構(gòu)圖Fig.1.2DigitalLDOstructurediagramofanalogauxiliary2017年的1月，Yong-JinLee等人在IEEE固態(tài)電路上發(fā)表的文章，提出了一種新型的粗細(xì)雙環(huán)架構(gòu)進(jìn)行數(shù)字控制的LDO結(jié)構(gòu)，電路見圖1.3，此設(shè)計(jì)中粗環(huán)架構(gòu)能使LDO進(jìn)行快速瞬態(tài)響應(yīng)，使電壓調(diào)節(jié)到參考值大致的位置，細(xì)環(huán)結(jié)構(gòu)有助于減少電壓紋波并提高調(diào)節(jié)精度。這一結(jié)構(gòu)進(jìn)一步改善了瞬態(tài)響應(yīng)以及輸出紋波的問(wèn)題[10]�；旧贤�，在2017年2月，在當(dāng)時(shí)DLDO的發(fā)展情況下，低電壓下大電流的階躍響應(yīng)緩慢，且動(dòng)態(tài)范圍有限；由于數(shù)字控制部分由一系列的移位寄存器構(gòu)成，雖然可以通過(guò)提高采樣頻率fs來(lái)緩解慢響應(yīng)，但這會(huì)增加功耗，并且更重要的是會(huì)降低環(huán)路穩(wěn)定性。為了解決這些問(wèn)題，LoaiG.Salem等人提出了一種遞歸全數(shù)字LDO，具有混合PD和PWM占空比控制，使響應(yīng)時(shí)間和動(dòng)態(tài)范圍在一定程度上得到改善，整體電路如圖1.4。但該文中所設(shè)計(jì)的DLDO對(duì)應(yīng)的負(fù)載，最大不超過(guò)2mA，在應(yīng)對(duì)大負(fù)載方面仍存在問(wèn)題[11]。

第1章緒論3圖1.3一種粗-細(xì)雙環(huán)架構(gòu)數(shù)字LDO結(jié)構(gòu)圖Fig.1.3DigitalLDOstructurediagramofacoarse-finedouble-looparchitecture圖1.4一種混合PD、PWM控制數(shù)字LDO結(jié)構(gòu)圖Fig.1.4DigitalLDOstructurediagramofahybridPDandPWMcontrolledSomnathKundu等人在2017年5月，提出了采用多相位VCO作為時(shí)間量化器的結(jié)構(gòu)，與一位比較器架構(gòu)相比，這種高分辨率量化器需要低得多的采樣時(shí)鐘頻率，從而確保了在寬工作條件下的穩(wěn)定性，同時(shí)降低了動(dòng)態(tài)功耗。整體電路結(jié)構(gòu)如圖1.5所示，可以看出該結(jié)構(gòu)是通過(guò)將參考電壓VREF和輸出電壓VOUT轉(zhuǎn)換為頻率fREF和fOUT的等效時(shí)鐘信號(hào)。時(shí)鐘頻率經(jīng)過(guò)多相位量化器轉(zhuǎn)換為數(shù)字信號(hào)NOUT，誤差e(t)就是由NOUT-N產(chǎn)生，經(jīng)數(shù)字積分器累加生成10位二進(jìn)制輸出控制PMOS管陣列中PMOS的開關(guān)數(shù)量，以進(jìn)行誤差補(bǔ)償。其中的下垂/過(guò)沖檢測(cè)器會(huì)連續(xù)監(jiān)視VOUT并提高環(huán)路工作速度，以加快恢復(fù)速度，提高瞬態(tài)響應(yīng)時(shí)間[12]。

【參考文獻(xiàn)】：
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碩士論文
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本文編號(hào)：3307930