基于折疊技術(shù)與插值技術(shù)相結(jié)合的折疊插值A(chǔ)DC相比于全并行ADC而言,其在保持高速的同時降低了轉(zhuǎn)換器的功耗,因此折疊插值A(chǔ)DC被廣泛應(yīng)用于醫(yī)療儀器、數(shù)字測量儀、通信設(shè)備、衛(wèi)星接收系統(tǒng)以及雷達(dá)裝置、消費(fèi)電子等領(lǐng)域,成為高速ADC領(lǐng)域的研究熱點(diǎn)。本文基于折疊插值結(jié)構(gòu)對分辨率為8位,采樣頻率為500MHz的折疊插值A(chǔ)DC進(jìn)行了關(guān)鍵電路的設(shè)計(jì)。本文首先介紹了高速ADC的研究背景、意義及現(xiàn)狀；然后系統(tǒng)的介紹了ADC的工作原理,并根據(jù)采樣頻率的不同將ADC分為兩類進(jìn)行分別介紹與舉例,同時給出了ADC的一些重要的性能參數(shù)；接著具體介紹了折疊、插值A(chǔ)DC的工作原理及實(shí)現(xiàn)方式并給出了本文的設(shè)計(jì)思想,同時詳細(xì)的分析了折疊系數(shù)與內(nèi)插系數(shù)的選取,最后確定了系統(tǒng)的整體結(jié)構(gòu)�？紤]到折疊技術(shù)可以減少比較器的使用數(shù)目,而插值技術(shù)可以減少預(yù)放大器的使用數(shù)目,兩者形成的折疊插值結(jié)構(gòu)可以用更少的功耗和面積保證ADC的高速特性,本文最終采用4個折疊系數(shù)為8的折疊器并聯(lián),并使用內(nèi)插系數(shù)為8的插值電路來共同完成低5位的轉(zhuǎn)換,同時高3位的轉(zhuǎn)換采用全并行結(jié)構(gòu)。另外,本文的整體電路采用的是全差分結(jié)構(gòu),該結(jié)構(gòu)可以抑制共模噪聲,減小電荷注入... 

【文章來源】：合肥工業(yè)大學(xué)安徽省 211工程院校 教育部直屬院校

【文章頁數(shù)】：81 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖２．１?ＡＤＣ的基本結(jié)構(gòu)??

?％??圖２．８?Ｆｌａｓｈ?ＡＤＣ結(jié)構(gòu)圖??Ｆｉｇ?２．８?ＳｔｒｕｃＵｉｒｅ?ｏｆ?比ｅ?Ｆｌａｓｈ?ＡＤＣ??假設(shè)該種ＡＤＣ的分辨率為ｉＶ，那么它需要的比較器個數(shù)為２＂－１個，電阻的??個數(shù)為戶個。最前端的參考電阻串將參考電壓分為２＂份，每個值都連接到后端比??１０??

圖２．９流水線ＡＤＣ基本結(jié)構(gòu)??Ｆｉｇ?２．９?Ｓｔｒｕｃｔｕｒｅ?ｏｆ?化ｅ?巧ｐｅｌｉｎｅ?ＡＤＣ??流水線結(jié)構(gòu)的ＡＤＣ是一種能夠提供高速、高精度的ＡＤＣ口７］口８］，如上圖２．９??所示是它的基本結(jié)構(gòu)框圖。這種結(jié)構(gòu)的ＡＤＣ是將比較網(wǎng)絡(luò)進(jìn)行多級級聯(lián)，若要得??到Ｗ位的分辨率，則需要個比較器級聯(lián)而成’需要比較Ｗ次Ｗ確定ＡＭ立輸出的??符號。每一級的輸入為前一級的輸出，將每級輸入乘Ｗ?２，在下一個周期，根據(jù)上??一級輸出的符號加上或減去基準(zhǔn)電壓從而輸出該級的數(shù)字碼。每一級的自身轉(zhuǎn)換??在一個時鐘周期內(nèi)便可完成，從整體系統(tǒng)來看，這相當(dāng)于完成一次整體轉(zhuǎn)換只需??要一個時鐘周期就可Ｗ。單級的轉(zhuǎn)換周期決定了系統(tǒng)的采樣頻率，因此送使得轉(zhuǎn)??換速率得到了極大的提高。但是，這卻是＾式延時為代價的。所謂延時，在流水線??１１??

【參考文獻(xiàn)】：
期刊論文
[1]12位800 MS/s ADC設(shè)計(jì)[J]. 張正平,徐驊,王永祿,馬莉,楊世福.  微電子學(xué). 2014(05)
[2]我國集成電路發(fā)展現(xiàn)狀及對策分析[J]. 韋曉月.  電子制作. 2013(16)
[3]國內(nèi)集成電路發(fā)展現(xiàn)狀及其跨越發(fā)展的對策[J]. 王守祥,賴凡.  微電子學(xué). 2013(04)
[4]一個低功耗1G-samples/s,6-bit折疊插值A(chǔ)DC芯片設(shè)計(jì)[J]. 李政,張盛,劉萌萌,楊津,林孝康.  電路與系統(tǒng)學(xué)報. 2012(01)
[5]8 bit 400 MS/s CMOS折疊插值結(jié)構(gòu)ADC的設(shè)計(jì)[J]. 劉興強(qiáng),李冬梅.  半導(dǎo)體技術(shù). 2009(09)
[6]高速A/D轉(zhuǎn)換器的研究進(jìn)展及發(fā)展趨勢[J]. 吳興斌.  微電子學(xué). 2009(03)
[7]1.8V 8 bit 200MS/s折疊插值模數(shù)轉(zhuǎn)換器設(shè)計(jì)[J]. 鄒涌,李冬梅.  電子測量技術(shù). 2009(06)

博士論文
[1]折疊內(nèi)插模數(shù)轉(zhuǎn)換器的高精度設(shè)計(jì)研究與實(shí)現(xiàn)[D]. 李曉娟.西安電子科技大學(xué) 2012
[2]折疊內(nèi)插模數(shù)轉(zhuǎn)換器的高速、低功耗低電壓設(shè)計(jì)方法研究[D]. 林儷.復(fù)旦大學(xué) 2010

碩士論文
[1]高速折疊插值模數(shù)轉(zhuǎn)換器的設(shè)計(jì)[D]. 韓志偉.哈爾濱工業(yè)大學(xué) 2013
[2]基于0.35um混合信號CMOS工藝的12位、100ksps SAR ADC的設(shè)計(jì)與實(shí)現(xiàn)[D]. 王興意.國防科學(xué)技術(shù)大學(xué) 2010
[3]高速折疊插值模數(shù)轉(zhuǎn)換器的設(shè)計(jì)[D]. 王平.上海交通大學(xué) 2009
[4]流水式折疊插值模數(shù)轉(zhuǎn)換器的關(guān)鍵技術(shù)[D]. 付雨男.哈爾濱工業(yè)大學(xué) 2008
[5]8位60MS/s折疊插值模數(shù)轉(zhuǎn)換器的設(shè)計(jì)[D]. 趙潔.西北大學(xué) 2006



本文編號：3306621