存儲墻問題是限制處理器性能提升的關(guān)鍵問題之一,末級緩存（Last Level Cache,LLC）作為片上系統(tǒng)中容量最大的緩存,是影響處理器性能的關(guān)鍵因素。近年來,COMS的摩爾定律不再延續(xù),碳納米管場效應(yīng)晶體管（Carbon Nanotube Field Effect Transistor,CNFET）由于具有速度快、功耗低的特點,成為CMOS技術(shù)的理想替代者之一,它特別適合設(shè)計耗電的LLC。然而,目前CNFET的制造過程中存在著嚴(yán)重的工藝偏差（process variation,PV）,給基于CNFET的LLC帶來巨大的性能損失。為了使基于CNFET的LLC最大限度的發(fā)揮出它的潛在優(yōu)勢,本文針對基于CNFET的LLC中的工藝偏差問題提出了一整套完整的解決方案。首先,本文利用LLC的延遲的不對稱相關(guān)性,對于兩種典型的LLC布局（CNT生長方向平行于字線和平行于位線）,分別提出了可變延遲的Set（VAS）的LLC和可變延遲的Way（VAW）的LLC。對于VAS LLC,進(jìn)一步提出了靜態(tài)頁面映射策略,以確保將最常用的虛擬頁映射到速度快的緩存區(qū)域。類似地,對于VAW緩存,提出了延遲感知的L... 

【文章來源】：合肥工業(yè)大學(xué)安徽省 211工程院校 教育部直屬院校

【文章頁數(shù)】：66 頁

【學(xué)位級別】：碩士

【部分圖文】：

CPU和內(nèi)存之間性能增長差異[3]

圖 1. 3 兩種布局下的 LLC 的延遲分布Fig 1.3 Delay distribution of the LLC under two layout圖 1. 4 IPC 下降的百分比

5圖 1. 4 IPC 下降的百分比Fig 1.4 Percentage of IPC degradation.2 國內(nèi)外研究現(xiàn)狀近幾十年來，通過不斷縮小 CMOS 器件尺寸使得集成電路的性能不斷提升而，近些年來摩爾定律不在延續(xù)，繼續(xù)縮小晶體管的尺寸的同時也使得靜態(tài)不斷增長，很難再進(jìn)一步提升集成電路的性能。近年來，CNFET 得益于其極靜態(tài)功耗和幾乎為零的泄漏功耗以及較高的電流密度開始吸引了越來越多研的關(guān)注，CNFET 成為傳統(tǒng) Silicon-CMOS 的理想替代者之一。CNFET 以一個個 CNT 作為導(dǎo)電溝道，研究表明將 CNFET 的導(dǎo)電溝道沿著 CNT 生長方向有助于提高基于 CNFET 的電路的良品率，長度較長的 CNT 不僅可以減少 C制造步驟而且可以降低基于 CNFET 電路的制造成本[7]。CNFET 和 MOSF


本文編號：3280877