隨著集成電路產(chǎn)業(yè)的高速發(fā)展,數(shù)字IC的規(guī)模越來越大、時(shí)鐘結(jié)構(gòu)越來越復(fù)雜、頻率越來越高。時(shí)鐘信號是數(shù)據(jù)信號傳輸?shù)幕鶞?zhǔn),時(shí)鐘網(wǎng)絡(luò)的好壞直接決定芯片能否實(shí)現(xiàn)時(shí)序收斂,所以時(shí)鐘樹綜合（Clock Tree Synthesis,CTS）和時(shí)序優(yōu)化成為決定數(shù)字IC質(zhì)量的關(guān)鍵。時(shí)鐘樹的質(zhì)量不僅會影響時(shí)序結(jié)果,也會影響芯片功耗。本文基于TSMC 40nm工藝的MCU芯片,使用Synopsys的ICC2完成布局布線工作,規(guī)模約為618萬門,最高頻率為180MHz,可用于智能穿戴和智能醫(yī)療等領(lǐng)域。根據(jù)MCU芯片的性能要求,新提出了一種布局布圖方案,將電壓域分布與site array相結(jié)合。通過分析布局結(jié)果,該方案可以有效緩解布線擁塞,滿足MCU芯片的時(shí)序和面積要求。本文重點(diǎn)闡述了在改善時(shí)序結(jié)果的情況下降低時(shí)鐘網(wǎng)絡(luò)功耗的方法。為了滿足MCU性能要求,本文新提出了以下時(shí)鐘樹綜合策略:（1）將傳統(tǒng)時(shí)鐘樹綜合細(xì)分為時(shí)鐘樹綜合、時(shí)鐘樹優(yōu)化（Clock Tree Optimization,CTO）、時(shí)鐘樹平衡（Clock Tree Balance,CTB）和時(shí)鐘樹繞線,可以對每一階段結(jié)果進(jìn)行分析與修正;（2）執(zhí)行CT... 

【文章來源】：天津工業(yè)大學(xué)天津市

【文章頁數(shù)】：104 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖１－１數(shù)字１Ｃ后端版圖設(shè)計(jì)的流程圖??

隨著手機(jī)、電腦等電子設(shè)備的高速發(fā)展，ＭＣＵ芯片在多種不同的場合下做??出不同的組合控制，主要體現(xiàn)在四個(gè)方面：工業(yè)控制、網(wǎng)絡(luò)通信、消費(fèi)電子和軍??事國防，如圖１－２所示。人工智能的高速發(fā)展．，開辟了?ＭＣＵ新的，應(yīng)用場景，物??聯(lián)網(wǎng)行業(yè)成為ＭＣＵ發(fā)展的新動力。?‘？?’??ｍｍｍ??工業(yè)控制ｋ?ｊ消費(fèi)電子??：工業(yè)設(shè)備＾智能瘋Ｔ??二智能儀表智能家ｆ??ＺＳＳＨＺｒ????＼通信設(shè)備??軍用電子｜????圖１－２?ＭＣＵ芯片的應(yīng)用場合??２??

目前市場上通用的ＭＣＵ芯片主要包含８位、１６位和３２位。為了迎合市場??需求，本次ＭＣＵ芯片是１６位，可用于智能家居、智能醫(yī)療、智能穿戴和智能??計(jì)量等多個(gè)領(lǐng)域，如圖１－３所示，具有廣闊的市場空間，對于推動國內(nèi)自主設(shè)計(jì)??ＭＣＵ的發(fā)展具有重要意義。??智慧城市?智能家居?智慧醫(yī)療?智能穿戴?智慧路燈??＇?０?ｉ??智能停車?智能計(jì)置?智慧農(nóng)業(yè)?智慧物流??圖１－３本次ＭＣＵ芯片應(yīng)用的智能領(lǐng)域??１．２．２時(shí)鐘樹的研究現(xiàn)狀??隨著數(shù)字１Ｃ性能不斷提高，減小在深亞微米設(shè)計(jì)中的時(shí)鐘偏斜和時(shí)鐘延遲，??、：改善時(shí)序結(jié)果，降低時(shí)鐘網(wǎng)絡(luò)功耗，成為當(dāng)前數(shù)字１Ｃ的研宄重點(diǎn)。國內(nèi)外對時(shí)?＇??鐘樹綜合的算法、流程和方法都進(jìn)行了深入研宄，并取得了一定的成果。為了準(zhǔn)??？確把握國內(nèi)外關(guān)于時(shí)鐘樹綜合和時(shí)序優(yōu)化的研究現(xiàn)狀和發(fā)展方向，查閱了大量的｜??國內(nèi)外文獻(xiàn)。下面列舉國內(nèi)外發(fā)展的幾個(gè)例子：??２００３?年，Ｗａｎｇ?Ｄ，Ｓｕａｒｉｓ?Ｐ?等在“Ａ?Ｐｒａｃｔｉｃａｌ?ＡＳＩＣ?Ｍｅｔｈｄｏｌｏｇｙ?ｆｏｒ?Ｆｌｅｘｉｂｌｅ??Ｃｌｏｃｋ?Ｔｒｅｅ?Ｓｙｎｔｈｅｓｉｓ?ｗｉｔｈ?Ｒｏｕｔｉｎｇ?Ｂｌｏｃｋａｇｅｓ．”中為靈活的時(shí)鐘樹綜合提出?了一種??實(shí)用的ＡＳＩＣ方法。靈活的時(shí)鐘網(wǎng)絡(luò)引導(dǎo)我們完成一些復(fù)雜的時(shí)鐘網(wǎng)絡(luò)，例如這??些時(shí)鐘網(wǎng)絡(luò)包含：時(shí)鐘驅(qū)動單元、時(shí)序單元、緩沖器、反相器、門控單元等。在??時(shí)鐘繞線區(qū)域打上ｂｌｏｃｋａｇｅ，讓ＣＴＳ更貼近實(shí)際情況。這個(gè)ＣＴＳ方法就是，在??使用多個(gè)時(shí)序約束文件的情況下

【參考文獻(xiàn)】：
期刊論文
[1]基于CMOS集成電路閂鎖效應(yīng)理論的實(shí)踐[J]. 樊海霞,朱純?nèi)?  電子測試. 2015(18)
[2]雙頻雙系統(tǒng)導(dǎo)航芯片的時(shí)鐘樹分析和設(shè)計(jì)[J]. 童瓊,張曉林,蘇琳琳,張帥,杜龍軍.  微電子學(xué). 2011(02)
[3]片上偏差模型下Mesh結(jié)構(gòu)時(shí)鐘網(wǎng)絡(luò)性能不確定性的分析[J]. 楊梁,范寶峽,趙繼業(yè).  計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào). 2010(11)
[4]前后端協(xié)同的時(shí)鐘樹設(shè)計(jì)方法[J]. 王兵,彭瑞華,傅育熙.  計(jì)算機(jī)工程. 2008(12)
[5]時(shí)序模型建立的靜態(tài)時(shí)序分析技術(shù)[J]. 林瑞清,孫佳佳,辛?xí)詫?  微電子學(xué)與計(jì)算機(jī). 2005(10)
[6]ASIC設(shè)計(jì)中的靜態(tài)時(shí)序分析技術(shù)[J]. 唐振宇.  電子與封裝. 2005(10)

碩士論文
[1]基于28NM工藝ASIC芯片的靜態(tài)時(shí)序分析與優(yōu)化[D]. 翦彥龍.天津工業(yè)大學(xué) 2018
[2]基于28NM工藝ASIC芯片的時(shí)鐘樹綜合優(yōu)化研究[D]. 湯勇.天津工業(yè)大學(xué) 2018
[3]一款0.13μm芯片的時(shí)鐘樹綜合優(yōu)化與可制造性設(shè)計(jì)[D]. 謝飛.北京工業(yè)大學(xué) 2017
[4]基于電壓降與時(shí)鐘樹優(yōu)化的RF芯片數(shù)字后端設(shè)計(jì)[D]. 黃芝文.北京工業(yè)大學(xué) 2017
[5]ASIC芯片的block-level的物理設(shè)計(jì)與研究[D]. 吳遠(yuǎn)民.貴州大學(xué) 2016
[6]ASIC后端設(shè)計(jì)中的時(shí)鐘樹綜合優(yōu)化研究[D]. 張婷婷.湘潭大學(xué) 2015
[7]基于TheGuide的時(shí)鐘樹綜合技術(shù)研究[D]. 王永亮.安徽大學(xué) 2014
[8]基于Encounter的深亞微米布局設(shè)計(jì)和布線方法研究[D]. 田曉萍.西安電子科技大學(xué) 2014
[9]時(shí)鐘樹有用偏差優(yōu)化的高效實(shí)現(xiàn)[D]. 西西志華.國防科學(xué)技術(shù)大學(xué) 2012
[10]基于SOC ENCOUNTER的百萬門級ASIC后端設(shè)計(jì)[D]. 陳思明.電子科技大學(xué) 2010



本文編號：3277459