近年來隨著人工智能、物聯(lián)網(wǎng)、大數(shù)據(jù)加速、科學(xué)計(jì)算等應(yīng)用場景的飛速發(fā)展,使得業(yè)界對于數(shù)據(jù)實(shí)時(shí)處理能力的需求日趨增加�，F(xiàn)場可編程邏輯門陣列（FPGA）以低成本、可編程及并行運(yùn)算等突出優(yōu)勢,在新領(lǐng)域中得到了廣泛的應(yīng)用,這主要依賴于FPGA芯片中嵌入式的可編程DSP運(yùn)算單元實(shí)現(xiàn)了大量的數(shù)據(jù)運(yùn)算。DSP作為FPGA芯片中的高性能運(yùn)算單元,為了獲得更好的性能、更緊湊的版圖面積、更低的功耗,業(yè)界常采用傳統(tǒng)的全定制方式對其進(jìn)行設(shè)計(jì)。而全定制設(shè)計(jì)中的功能驗(yàn)證在驗(yàn)證效率、激勵完備性、評估驗(yàn)證進(jìn)度等方面存在諸多不足,導(dǎo)致全定制DSP模塊功能驗(yàn)證已經(jīng)成為了制約FPGA芯片能否如期上市的關(guān)鍵因素。然而目前對于全定制的功能驗(yàn)證,業(yè)界并沒有統(tǒng)一的解決方案。本課題基于實(shí)習(xí)公司的FPGA芯片項(xiàng)目,為了應(yīng)對傳統(tǒng)全定制設(shè)計(jì)時(shí)功能驗(yàn)證帶來的困難和挑戰(zhàn),以提升仿真驗(yàn)證效率和驗(yàn)證質(zhì)量、準(zhǔn)確評估驗(yàn)證進(jìn)度為目標(biāo),提出了一套針對全定制DSP運(yùn)算單元完整的功能驗(yàn)證方案。本文首先通過深入研究FPGA芯片中的全定制DSP模塊的架構(gòu)和驗(yàn)證技術(shù),提出了一套完整的全定制DSP功能驗(yàn)證方案和與驗(yàn)證方案配套的用來定量評估驗(yàn)證方案優(yōu)劣的評價(jià)指標(biāo)。接著本... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：99 頁

【學(xué)位級別】：碩士

【部分圖文】：

FPGA布局圖

圖 2.3 傳統(tǒng)的全定制設(shè)計(jì)驗(yàn)證流程度的提升，全定制電路中包含大量的晶體管，它不能行有效的仿真 此外，關(guān)于數(shù)字芯片的仿真使用模擬同時(shí)仿真速度也是極其慢的 因此，在全定制電路的試用例 減少工作量是非常有必要的 證策略對比分析制設(shè)計(jì)方法研究活力取決于許多相互矛盾的因素，如以速度或功耗表級計(jì)算機(jī)和一些高性能的微處理器，由于最終性能是采用高性能的定制設(shè)計(jì)技術(shù)[12] 是新方法，其誕生于上世紀(jì)八九十年代，后來被興具所掩蓋 其實(shí)，目前仍然有些公司在用全定制方

圖 3.1 NMOS 和 PMOS 的行為級模型3.2 D 鎖存器建模鎖存器（Latch）作為一種基本的存儲單元，其對電平信號敏感 數(shù)據(jù)存儲的動作取決于輸入時(shí)鐘的電平信號的高低狀態(tài)，當(dāng)鎖存器的使能信號有效時(shí)，其才能正常進(jìn)行數(shù)據(jù)鎖存 鎖存器的輸出相對輸入是透明的，指的是鎖存器不進(jìn)行數(shù)據(jù)鎖存時(shí)，其輸出隨著輸入的變化而變化 作為一種基本的存儲器件，鎖存器至少由輸入數(shù)據(jù)端 使能端（時(shí)鐘端） 輸出端組成，使能端控制鎖存器的工作狀態(tài) 鎖存器由于面積小 速度比觸發(fā)器快的優(yōu)點(diǎn)常被用來作為總線地址鎖存，作為地址鎖存時(shí)務(wù)必保證所有的鎖存端信號的穩(wěn)定性 在 DSP 模塊設(shè)計(jì)庫中提供了如圖 3.2 所示的 D 鎖存器的電路，因?yàn)殒i存器的輸出不僅取決于當(dāng)前的輸入還取決于上一次的輸出結(jié)果，門級電路只是一種組合電路并不具備存儲功能，如果直接使用將會導(dǎo)致 D 鎖存器輸出錯誤 為此，需要為其構(gòu)建功能模型 圖 3.2 中的 I0 部分為一個 CMOS 反向器，它的主要作用產(chǎn)生反向時(shí)鐘 CPP；

【參考文獻(xiàn)】：
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碩士論文
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