提出了一種雙通道可重構(gòu)14 bit 125 MS/s流水線模數(shù)轉(zhuǎn)換器（ADC）.該雙通道14 bit ADC可工作在并行雙通道14 bit 125 MS/s、時(shí)間交織14 bit 250 MS/s以及求和15 bit 125 MS/s三種模式.為抑制通道間失配誤差的影響,提出一種數(shù)�；旌锨芭_(tái)校準(zhǔn)技術(shù).為減少ADC輸出端口數(shù)目,數(shù)據(jù)輸出由高速串行數(shù)據(jù)發(fā)送器驅(qū)動(dòng),并且其工作模式有1.75,2,3.5 Gbit/s三種.該ADC電路采用0.18μm 1P5M 1.8 V CMOS工藝實(shí)現(xiàn),測(cè)試結(jié)果表明,對(duì)于相同的10.1 MHz的輸入信號(hào),該ADC電路在14 bit 125 MS/s模式下的SNR和SFDR分別為72.5 dBFS和83.1dB,在14 bit 250 MS/s模式下的SNR和SFDR分別為71.3 dBFS和77.6 dB,在15 bit 125 MS/s模式下的SNR和SFDR分別為75.3 dBFS和87.4 dB.芯片總體功耗為461 mW,單通道ADC內(nèi)核功耗為210 mW,面積為1.3×4 mm². 

【文章來源】：東南大學(xué)學(xué)報(bào)(自然科學(xué)版). 2017,47(04)北大核心EICSCD

【文章頁數(shù)】：6 頁

【文章目錄】：
1 可重構(gòu)ADC系統(tǒng)結(jié)構(gòu)
    1.1 單通道14 bit 125 MS/s ADC結(jié)構(gòu)
    1.2 可重構(gòu)工作模式
2 可重構(gòu)數(shù)據(jù)發(fā)送器
3 通道一致性誤差校準(zhǔn)
    3.1 失調(diào)誤差校準(zhǔn)
    3.2 增益誤差校準(zhǔn)
4 測(cè)試結(jié)果
5 結(jié)語


【參考文獻(xiàn)】：
期刊論文
[1]采用1.75 Gbps串行發(fā)送器的低功耗14位125 MSPS ADC[J]. 陳珍海,于宗光,魏敬和,蘇小波,萬書芹.  電子測(cè)量與儀器學(xué)報(bào). 2017(01)
[2]An 85mW 14-bit 150MS/s Pipelined ADC with a Merged First and Second MDAC[J]. LI Weitao,LI Fule,YANG Changyi,LI Shengjing,WANG Zhihua.  中國(guó)通信. 2015(05)
[3]A 14-bit 100-MS/s 85.2-dB SFDR pipelined ADC without calibration[J]. 趙南,羅華,魏琦,楊華中.  Journal of Semiconductors. 2014(07)



本文編號(hào)：3212577