靜電放電（Electro Static Discharge簡(jiǎn)稱ESD）已經(jīng)成為集成電路（IC）芯片失效的主要原因之一,盡管國(guó)內(nèi)外對(duì)低壓集成電路ESD防護(hù)的研究已日趨成熟,但是對(duì)高壓集成電路的研究仍處于起步階段,并且高壓集成電路通常處于大電壓、大電流等極其惡劣的環(huán)境中,往往對(duì)ESD防護(hù)器件的維持電壓要求比較苛刻,而且常規(guī)的ESD保護(hù)器件在高壓集成電路中極易出現(xiàn)誤觸發(fā)、類閂鎖、魯棒性不足等問(wèn)題,這更加劇了高壓集成電路ESD防護(hù)設(shè)計(jì)的困難。鑒于此,本文的主要設(shè)計(jì)目標(biāo)是提高ESD防護(hù)器件的維持電壓,設(shè)計(jì)出具有高維持電壓、防閂鎖的ESD防護(hù)器件,以滿足高壓集成電路的ESD防護(hù)需求。本文的主要工作及研究成果如下:1、本文研究了ESD防護(hù)的基本理論知識(shí),包括ESD測(cè)試模型、ESD的測(cè)試方法、ESD防護(hù)器件的設(shè)計(jì)窗口以及理想狀態(tài)下ESD防護(hù)器件的特性。本文結(jié)合Sentaurus TCAD仿真工具對(duì)二極管、BJT、MOSFET、SCR的工作原理及性能進(jìn)行深入研究、分析與優(yōu)化,對(duì)比了各ESD防護(hù)器件的優(yōu)缺點(diǎn)及適用范圍。2、為了滿足高壓集成電路對(duì)ESD防護(hù)器件高維持電壓的設(shè)計(jì)要求,本文對(duì)傳統(tǒng)SCR器件維持電... 

【文章來(lái)源】：鄭州大學(xué)河南省 211工程院校

【文章頁(yè)數(shù)】：81 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 研究背景與意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀與發(fā)展
    1.3 高壓集成電路ESD防護(hù)設(shè)計(jì)目標(biāo)
    1.4 面臨的挑戰(zhàn)
    1.5 論文的結(jié)構(gòu)安排
2 ESD防護(hù)設(shè)計(jì)的基本理論
    2.1 ESD防護(hù)原理
    2.2 ESD放電模型
        2.2.1 人體模型(HBM)
        2.2.2 機(jī)器模型(MM)
        2.2.3 充電器件模型(CDM)
        2.2.4 傳輸線脈沖測(cè)試模型(TLP)
    2.3 ESD的測(cè)試方法
        2.3.1 I/O引腳與電源之間的ESD應(yīng)力測(cè)試
        2.3.2 I/O引腳之間的ESD應(yīng)力測(cè)試
        2.3.3 VDD引腳與VSS引腳之間的ESD應(yīng)力測(cè)試
    2.4 ESD防護(hù)方案的設(shè)計(jì)
        2.4.1 器件級(jí)ESD防護(hù)方法
        2.4.2 ESD的設(shè)計(jì)窗口
        2.4.3 電路級(jí)ESD防護(hù)方法
    2.5 SentaurusTCAD
        2.5.1 TCAD仿真技術(shù)的發(fā)展歷程
        2.5.2 器件仿真的基本流程
        2.5.3 TCAD仿真軟件的物理模型及數(shù)學(xué)解析方法
    2.6 本章小結(jié)
3 ESD防護(hù)器件的研究與優(yōu)化設(shè)計(jì)
    3.1 二極管的ESD防護(hù)研究
        3.1.2 參數(shù)d3對(duì)二極管性能的影響
        3.1.3 基于二極管的ESD防護(hù)方案
    3.2 BJT的ESD防護(hù)研究
        3.2.1 BJT的ESD防護(hù)原理
        3.2.2 BJT的TCAD仿真分析
        3.2.3 基于BJT的ESD防護(hù)方案
    3.3 MOSFET的ESD防護(hù)研究
        3.3.1 GGNMOS器件的ESD防護(hù)原理
        3.3.2 55nm工藝下GGNMOS的流片測(cè)試
        3.3.3 提高GGNMOS的維持電壓的設(shè)計(jì)方案
    3.4 SCR的ESD防護(hù)研究
        3.4.1 閂鎖效應(yīng)(Latch-up)
        3.4.2 傳統(tǒng)SCR的ESD防護(hù)原理
        3.4.3 SCR器件TCAD仿真研究
    3.5 ESD防護(hù)器件的性能對(duì)比
    3.6 本章小結(jié)
4 新型高壓集成電路防閂鎖的ESD防護(hù)研究與設(shè)計(jì)
    4.1 高壓ESD防護(hù)方案
    4.2 0.18μm工藝下SCR器件的流片測(cè)試
    4.3 提高SCR防護(hù)器件維持電壓的方法
    4.4 新型高維持電壓的SCR結(jié)構(gòu)
        4.4.1 新型HHVSCR結(jié)構(gòu)及其原理分析
        4.4.2 新型HHVSCR器件的TCAD仿真分析
        4.4.3 關(guān)鍵尺寸NIL深度的影響
        4.4.4 關(guān)鍵尺寸參數(shù)d3的影響
    4.5 本章小節(jié)
5 新型HHVSCR堆疊結(jié)構(gòu)的研究與設(shè)計(jì)
    5.1 堆疊低壓ESD器件的研究
    5.2 新型HHVSCR結(jié)構(gòu)性能的優(yōu)化設(shè)計(jì)
    5.3 新型HHVSCR堆疊結(jié)構(gòu)的研究與分析
        5.3.1 HHVSCR的堆疊結(jié)構(gòu)
        5.3.2 HHVSCR堆疊結(jié)構(gòu)的仿真分析
    5.4 性能對(duì)比
    5.5 本章小節(jié)
6 總結(jié)與展望
    6.1 論文總結(jié)
    6.2 展望
參考文獻(xiàn)
個(gè)人簡(jiǎn)歷與研究成果
致謝


【參考文獻(xiàn)】：
期刊論文
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[3]CMOS電路結(jié)構(gòu)中的閂鎖效應(yīng)及其防止措施研究[J]. 龍恩,陳祝.  電子與封裝. 2008(11)
[4]人體靜電放電（ESD）及保護(hù)電路的設(shè)計(jì)[J]. 薛同澤,沙占友,崔博.  微計(jì)算機(jī)信息. 2007(14)
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[6]CMOS電路中的閂鎖效應(yīng)研究[J]. 牛征.  電子與封裝. 2007(03)
[7]靜電放電及其防護(hù)設(shè)計(jì)[J]. 李秀峰,邱揚(yáng),丁高.  國(guó)外電子測(cè)量技術(shù). 2006(02)
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