靜電放電（Electro Static Discharge簡稱ESD）已經(jīng)成為集成電路（IC）芯片失效的主要原因之一,盡管國內(nèi)外對低壓集成電路ESD防護的研究已日趨成熟,但是對高壓集成電路的研究仍處于起步階段,并且高壓集成電路通常處于大電壓、大電流等極其惡劣的環(huán)境中,往往對ESD防護器件的維持電壓要求比較苛刻,而且常規(guī)的ESD保護器件在高壓集成電路中極易出現(xiàn)誤觸發(fā)、類閂鎖、魯棒性不足等問題,這更加劇了高壓集成電路ESD防護設(shè)計的困難。鑒于此,本文的主要設(shè)計目標是提高ESD防護器件的維持電壓,設(shè)計出具有高維持電壓、防閂鎖的ESD防護器件,以滿足高壓集成電路的ESD防護需求。本文的主要工作及研究成果如下:1、本文研究了ESD防護的基本理論知識,包括ESD測試模型、ESD的測試方法、ESD防護器件的設(shè)計窗口以及理想狀態(tài)下ESD防護器件的特性。本文結(jié)合Sentaurus TCAD仿真工具對二極管、BJT、MOSFET、SCR的工作原理及性能進行深入研究、分析與優(yōu)化,對比了各ESD防護器件的優(yōu)缺點及適用范圍。2、為了滿足高壓集成電路對ESD防護器件高維持電壓的設(shè)計要求,本文對傳統(tǒng)SCR器件維持電... 

【文章來源】：鄭州大學(xué)河南省 211工程院校

【文章頁數(shù)】：81 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 研究背景與意義
    1.2 國內(nèi)外研究現(xiàn)狀與發(fā)展
    1.3 高壓集成電路ESD防護設(shè)計目標
    1.4 面臨的挑戰(zhàn)
    1.5 論文的結(jié)構(gòu)安排
2 ESD防護設(shè)計的基本理論
    2.1 ESD防護原理
    2.2 ESD放電模型
        2.2.1 人體模型(HBM)
        2.2.2 機器模型(MM)
        2.2.3 充電器件模型(CDM)
        2.2.4 傳輸線脈沖測試模型(TLP)
    2.3 ESD的測試方法
        2.3.1 I/O引腳與電源之間的ESD應(yīng)力測試
        2.3.2 I/O引腳之間的ESD應(yīng)力測試
        2.3.3 VDD引腳與VSS引腳之間的ESD應(yīng)力測試
    2.4 ESD防護方案的設(shè)計
        2.4.1 器件級ESD防護方法
        2.4.2 ESD的設(shè)計窗口
        2.4.3 電路級ESD防護方法
    2.5 SentaurusTCAD
        2.5.1 TCAD仿真技術(shù)的發(fā)展歷程
        2.5.2 器件仿真的基本流程
        2.5.3 TCAD仿真軟件的物理模型及數(shù)學(xué)解析方法
    2.6 本章小結(jié)
3 ESD防護器件的研究與優(yōu)化設(shè)計
    3.1 二極管的ESD防護研究
        3.1.2 參數(shù)d3對二極管性能的影響
        3.1.3 基于二極管的ESD防護方案
    3.2 BJT的ESD防護研究
        3.2.1 BJT的ESD防護原理
        3.2.2 BJT的TCAD仿真分析
        3.2.3 基于BJT的ESD防護方案
    3.3 MOSFET的ESD防護研究
        3.3.1 GGNMOS器件的ESD防護原理
        3.3.2 55nm工藝下GGNMOS的流片測試
        3.3.3 提高GGNMOS的維持電壓的設(shè)計方案
    3.4 SCR的ESD防護研究
        3.4.1 閂鎖效應(yīng)(Latch-up)
        3.4.2 傳統(tǒng)SCR的ESD防護原理
        3.4.3 SCR器件TCAD仿真研究
    3.5 ESD防護器件的性能對比
    3.6 本章小結(jié)
4 新型高壓集成電路防閂鎖的ESD防護研究與設(shè)計
    4.1 高壓ESD防護方案
    4.2 0.18μm工藝下SCR器件的流片測試
    4.3 提高SCR防護器件維持電壓的方法
    4.4 新型高維持電壓的SCR結(jié)構(gòu)
        4.4.1 新型HHVSCR結(jié)構(gòu)及其原理分析
        4.4.2 新型HHVSCR器件的TCAD仿真分析
        4.4.3 關(guān)鍵尺寸NIL深度的影響
        4.4.4 關(guān)鍵尺寸參數(shù)d3的影響
    4.5 本章小節(jié)
5 新型HHVSCR堆疊結(jié)構(gòu)的研究與設(shè)計
    5.1 堆疊低壓ESD器件的研究
    5.2 新型HHVSCR結(jié)構(gòu)性能的優(yōu)化設(shè)計
    5.3 新型HHVSCR堆疊結(jié)構(gòu)的研究與分析
        5.3.1 HHVSCR的堆疊結(jié)構(gòu)
        5.3.2 HHVSCR堆疊結(jié)構(gòu)的仿真分析
    5.4 性能對比
    5.5 本章小節(jié)
6 總結(jié)與展望
    6.1 論文總結(jié)
    6.2 展望
參考文獻
個人簡歷與研究成果
致謝


【參考文獻】：
期刊論文
[1]CMOS集成電路的ESD測試[J]. 唐立偉.  電子制作. 2013(12)
[2]基于BJT的ESD保護器件中維持電壓的建模與分析[J]. 梁海蓮,楊兵,顧曉峰,柯逸辰,高國平.  固體電子學(xué)研究與進展. 2012(05)
[3]CMOS電路結(jié)構(gòu)中的閂鎖效應(yīng)及其防止措施研究[J]. 龍恩,陳祝.  電子與封裝. 2008(11)
[4]人體靜電放電（ESD）及保護電路的設(shè)計[J]. 薛同澤,沙占友,崔博.  微計算機信息. 2007(14)
[5]靜電及其研究進展[J]. 劉尚合,宋學(xué)君.  自然雜志. 2007(02)
[6]CMOS電路中的閂鎖效應(yīng)研究[J]. 牛征.  電子與封裝. 2007(03)
[7]靜電放電及其防護設(shè)計[J]. 李秀峰,邱揚,丁高.  國外電子測量技術(shù). 2006(02)
[8]靜電放電防護器件研究綜述[J]. 王振興,張希軍,楊潔,武占成.  軍械工程學(xué)院學(xué)報. 2011 (02)



本文編號：3196837