無(wú)線通信技術(shù)的迅猛發(fā)展,推動(dòng)了軟件無(wú)線電技術(shù)在無(wú)線通信領(lǐng)域的廣泛應(yīng)用。由于現(xiàn)代集成電路發(fā)展水平有限,且使用高帶寬、高采樣率ADC器件對(duì)射頻信號(hào)直接采樣的成本過(guò)高,因此對(duì)中頻數(shù)字化技術(shù)的要求不斷增大。此外,目前市場(chǎng)上中頻數(shù)字化儀需要結(jié)合配套的軟硬件平臺(tái)才能使用,存在一定的技術(shù)封鎖,導(dǎo)致嚴(yán)重的可擴(kuò)展性差和難以進(jìn)行深層次開(kāi)發(fā)的問(wèn)題。針對(duì)以上問(wèn)題,本文研制一種基于中頻帶通采樣理論的中頻數(shù)字化儀,從而實(shí)現(xiàn)對(duì)中頻信號(hào)數(shù)字化,且滿(mǎn)足中頻數(shù)字化儀軟硬件接口通用化和固件完全可重構(gòu)化需求。本文首先對(duì)中頻數(shù)字化儀中涉及的關(guān)鍵技術(shù)進(jìn)行介紹和分析,根據(jù)中頻數(shù)字化儀的功能需求確定了主要技術(shù)指標(biāo),完成了中頻數(shù)字化儀的總體方案設(shè)計(jì)。對(duì)于中頻數(shù)字化儀硬件設(shè)計(jì),選用AD9690單通道ADC芯片和HMC7044高速時(shí)鐘芯片實(shí)現(xiàn)中頻信號(hào)的采樣;設(shè)計(jì)雙變壓器結(jié)構(gòu)單端轉(zhuǎn)差分電路實(shí)現(xiàn)對(duì)中頻信號(hào)的差分變換;采用兩片512MB DDR3 SDRAM內(nèi)存顆粒作為中頻數(shù)字化儀的高速數(shù)據(jù)緩存;選用XDMA IP核配合FPGA內(nèi)部集成的PCI Express端點(diǎn)硬核實(shí)現(xiàn)高速數(shù)據(jù)傳輸設(shè)計(jì)。在中頻數(shù)字化儀固件邏輯設(shè)計(jì)中,高速數(shù)據(jù)接收模塊完成對(duì)AD... 

【文章來(lái)源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：76 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 課題來(lái)源和研究的目的及意義
    1.2 國(guó)內(nèi)外發(fā)展現(xiàn)狀分析
        1.2.1 無(wú)線通信技術(shù)國(guó)內(nèi)外研究現(xiàn)狀
        1.2.2 中頻數(shù)字化儀國(guó)內(nèi)外研究現(xiàn)狀
        1.2.3 ADC接口技術(shù)國(guó)內(nèi)外研究現(xiàn)狀
    1.3 主要研究?jī)?nèi)容及論文結(jié)構(gòu)
第2章 總體方案設(shè)計(jì)
    2.1 關(guān)鍵技術(shù)介紹與分析
        2.1.1 帶通采樣定理
        2.1.2 JESD204B接口
    2.2 技術(shù)指標(biāo)與需求分析
    2.3 總體方案設(shè)計(jì)
        2.3.1 系統(tǒng)總體方案
        2.3.2 核心器件選型和介紹
    2.4 本章小結(jié)
第3章 硬件電路設(shè)計(jì)
    3.1 總體硬件電路設(shè)計(jì)方案
    3.2 前端數(shù)據(jù)采樣模塊
        3.2.1 ADC模擬前端電路設(shè)計(jì)
        3.2.2 ADC高速采集電路設(shè)計(jì)
    3.3 高速時(shí)鐘模塊
        3.3.1 高速時(shí)鐘芯片選型
        3.3.2 高速時(shí)鐘設(shè)計(jì)方案
    3.4 FPGA主控模塊
        3.4.1 FPAG I/O引腳分配
        3.4.2 FPAG配置
    3.5 DDR3 SDRAM高速緩存模塊
    3.6 PXIe接口模塊
    3.7 系統(tǒng)電源模塊
        3.7.1 系統(tǒng)電源設(shè)計(jì)
        3.7.2 ADC電源設(shè)計(jì)
    3.8 本章小結(jié)
第4章 固件設(shè)計(jì)與仿真驗(yàn)證
    4.1 總體固件邏輯設(shè)計(jì)方案
    4.2 高速數(shù)據(jù)接收模塊
        4.2.1 高速數(shù)據(jù)接收配置邏輯
        4.2.2 高速數(shù)據(jù)接收邏輯
    4.3 高速數(shù)據(jù)緩存模塊
        4.3.1 DDR3控制時(shí)序
        4.3.2 DDR3讀寫(xiě)邏輯設(shè)計(jì)
    4.4 高速數(shù)據(jù)傳輸模塊
    4.5 本章小結(jié)
第5章 功能測(cè)試與結(jié)果分析
    5.1 中頻數(shù)字化儀測(cè)試
        5.1.1 測(cè)試平臺(tái)搭建
        5.1.2 硬件電路測(cè)試
    5.2 系統(tǒng)功能測(cè)試
        5.2.1 數(shù)據(jù)采集功能測(cè)試
        5.2.2 DDR3 SDRAM讀寫(xiě)功能測(cè)試
        5.2.3 帶通采樣功能測(cè)試
    5.3 系統(tǒng)性能測(cè)試
        5.3.1 總諧波失真和無(wú)雜散動(dòng)態(tài)范圍測(cè)試
        5.3.2 信噪比和信納比測(cè)試
        5.3.3 有效位數(shù)測(cè)試
    5.4 本章小結(jié)
結(jié)論
參考文獻(xiàn)
附錄
致謝


【參考文獻(xiàn)】：
期刊論文
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[3]數(shù)字通信技術(shù)原理及其應(yīng)用[J]. 李宇航.  通訊世界. 2017(19)
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碩士論文
[1]基于軟件無(wú)線電的移動(dòng)通信系統(tǒng)研究與設(shè)計(jì)[D]. 文延?xùn)|.湖南大學(xué) 2016
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[3]射頻數(shù)字化接收機(jī)研究與實(shí)現(xiàn)[D]. 盧剛.電子科技大學(xué) 2005



本文編號(hào)：3192264