7nm工藝制程已經(jīng)成為高速高性能芯片設(shè)計(jì)的主流工藝,相比先前工藝,深納米特征尺寸帶來的連線延時(shí)與標(biāo)準(zhǔn)單元延時(shí)數(shù)值相仿,時(shí)序收斂更加困難,對(duì)標(biāo)準(zhǔn)單元的布局位置提出更加嚴(yán)格的要求;更高的單元集成度加劇了連線的擁堵程度,更易引發(fā)布線問題和設(shè)計(jì)規(guī)則違例;新工藝帶來的設(shè)計(jì)規(guī)則改動(dòng)、串?dāng)_效應(yīng)對(duì)時(shí)序收斂的影響、不同工藝角模式下時(shí)序沖突以及電遷移、電壓降等違例問題都將給集成電路后端設(shè)計(jì)帶來巨大的挑戰(zhàn)。本文源于某企業(yè)的具體項(xiàng)目,基于7nm工藝完成一款高速圖形處理單元子芯片模塊的后端設(shè)計(jì)與驗(yàn)證,生成符合工程要求、設(shè)計(jì)規(guī)則要求的物理版圖,修復(fù)所有違例,達(dá)到芯片的簽核要求。取得成果如下:1)完成7nm工藝圖形處理芯片時(shí)鐘模塊的布局布線工作,包括布局規(guī)劃、布局、時(shí)鐘樹綜合和布線。本文按照7nm工藝設(shè)計(jì)規(guī)則和項(xiàng)目要求確定芯片內(nèi)部各模塊數(shù)據(jù)流向關(guān)系,在布局規(guī)劃階段,完成芯片各硬核單元位置的擺放、物理單元插入和電源規(guī)劃;在芯片布局階段,根據(jù)芯片時(shí)序、利用率和擁堵程度評(píng)估布局結(jié)果,添加約束命令調(diào)整標(biāo)準(zhǔn)單元的布局位置;時(shí)鐘樹綜合階段完成芯片的時(shí)鐘樹綜合,對(duì)時(shí)鐘樹綜合引起的時(shí)序違例問題進(jìn)行分析,手動(dòng)調(diào)整時(shí)鐘樹結(jié)構(gòu),減小時(shí)鐘... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：119 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語對(duì)照表
第一章 緒論
    1.1 引言
    1.2 國(guó)內(nèi)外技術(shù)應(yīng)用現(xiàn)狀和發(fā)展趨勢(shì)
    1.3 課題背景和研究意義
    1.4 章節(jié)安排
第二章 集成電路后端設(shè)計(jì)方法和原理
    2.1 集成電路后端設(shè)計(jì)流程
    2.2 設(shè)計(jì)所用EDA工具
        2.2.1 布局布線
        2.2.2 寄生參數(shù)提取
        2.2.3 時(shí)序分析
        2.2.4 版圖驗(yàn)證
    2.3 7nm工藝制程
        2.3.1 多重圖形
        2.3.2 金屬切割
        2.3.3 可制造性設(shè)計(jì)
        2.3.4 功耗控制
        2.3.5 多工藝角多模式技術(shù)
        2.3.6 多位合并
    2.4 本章小結(jié)
第三章 7nm工藝時(shí)鐘模塊布局布線
    3.1 芯片分塊
    3.2 數(shù)據(jù)準(zhǔn)備
    3.3 布局規(guī)劃
        3.3.1 確定硬核物理位置
        3.3.2 插入物理單元
        3.3.3 插入電源網(wǎng)絡(luò)
    3.4 布局
        3.4.2 布局的基本流程
        3.4.3 靜態(tài)時(shí)序分析
        3.4.4 時(shí)序違例的修復(fù)方式
        3.4.5 clkb模塊布局結(jié)果
    3.5 時(shí)鐘樹綜合
        3.5.1 CTS的基本流程
        3.5.2 創(chuàng)建時(shí)鐘平衡組
        3.5.3 調(diào)整單元布局
        3.5.4 創(chuàng)建時(shí)鐘偏斜組
        3.5.5 忽略級(jí)數(shù)過長(zhǎng)點(diǎn)的平衡
        3.5.6 偏斜提前
        3.5.7 clkb模塊CTS結(jié)果
    3.6 布線
        3.6.1 布線的基本流程
        3.6.2 屏蔽互連串?dāng)_
        3.6.3 差分信號(hào)對(duì)稱布線
        3.6.4 clkb模塊布線結(jié)果
    3.7 版圖驗(yàn)證
        3.7.1 形式驗(yàn)證
        3.7.2 版圖電路圖比對(duì)
        3.7.3 設(shè)計(jì)規(guī)則檢查
    3.8 本章小結(jié)
第四章 7nm工藝時(shí)鐘模塊ECO
    4.1 ECO分類
    4.2 ECO清理內(nèi)容
        4.2.1 設(shè)計(jì)規(guī)則違例
        4.2.2 時(shí)序違例
        4.2.3 物理規(guī)則違例
        4.2.4 外部違例
    4.3 clkb模塊的ECO流程
        4.3.1 ECO初始狀態(tài)
        4.3.2 最大轉(zhuǎn)換時(shí)間違例
        4.3.3 時(shí)序矛盾
        4.3.4 通孔梯
    4.4 金屬ECO
    4.5 clkb模塊最終狀態(tài)
    4.6 本章小結(jié)
第五章 7nm后端設(shè)計(jì)腳本文件
    5.1 數(shù)據(jù)轉(zhuǎn)換時(shí)間違例修復(fù)腳本
        5.1.1 基本算法模型
        5.1.2 違例報(bào)告收集處理
        5.1.3 判斷違例類型
        5.1.4 生成命令
        5.1.5 總結(jié)與改進(jìn)
    5.2 Python腳本
        5.2.1 處理流程
        5.2.2 修復(fù)違例時(shí)鐘單元
        5.2.3 NDR違例
    5.3 本章小結(jié)
第六章 總結(jié)與展望
附錄 A 數(shù)據(jù)轉(zhuǎn)換時(shí)間違例腳本源碼
附錄 B 文本類違例腳本源碼
參考文獻(xiàn)
致謝
作者簡(jiǎn)介


【參考文獻(xiàn)】：
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本文編號(hào)：3168178