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8位高速折疊插值A(chǔ)/D轉(zhuǎn)換器的研究與設(shè)計

發(fā)布時間:2021-04-08 05:30
  無線網(wǎng)絡(luò)、信息通訊等高速信號處理領(lǐng)域?qū)DC的速度和精度的要求越來越高。折疊插值A(chǔ)DC繼承了Flash ADC高速度的特點(diǎn),同時粗細(xì)量化同步進(jìn)行的工作模式極大地減少了比較器的個數(shù),因而減小了系統(tǒng)的面積和功耗開銷,成為高速ADC的研究熱點(diǎn),因此設(shè)計一種高性能的折疊插值A(chǔ)DC具有重要的理論意義和實際應(yīng)用價值。本文首先對折疊插值A(chǔ)DC的工作原理進(jìn)行了闡述,介紹了粗量化通道和細(xì)量化通道協(xié)同工作的過程,并分別對折疊技術(shù)和插值技術(shù)的基本原理和電路結(jié)構(gòu)作了詳細(xì)說明。從系統(tǒng)速度、精度、面積和功耗開銷等方面綜合考慮,本設(shè)計最終采用的是3位粗量化和5位細(xì)量化的結(jié)構(gòu),并選用差分對折疊結(jié)構(gòu)和電壓插值結(jié)構(gòu)。其次,通過對傳統(tǒng)單級折疊插值A(chǔ)DC結(jié)構(gòu)中存在的非理想因素進(jìn)行分析,并給出相對應(yīng)的解決方案,最終采用兩級級聯(lián)的結(jié)構(gòu)以緩解非理想效應(yīng)的影響,并通過Simulink建立系統(tǒng)理想模型,驗證了兩級級聯(lián)結(jié)構(gòu)折疊插值A(chǔ)DC的可行性。在理想模型的基礎(chǔ)上,分析了關(guān)鍵模塊的參數(shù)選取對整體系統(tǒng)性能的影響,指導(dǎo)實際電路的設(shè)計。最后,在原理分析和系統(tǒng)級建模的基礎(chǔ)上,對折疊插值A(chǔ)DC的關(guān)鍵電路進(jìn)行了設(shè)計仿真,包括:前端預(yù)放大電路,并分析... 

【文章來源】:合肥工業(yè)大學(xué)安徽省 211工程院校 教育部直屬院校

【文章頁數(shù)】:77 頁

【學(xué)位級別】:碩士

【部分圖文】:

8位高速折疊插值A(chǔ)/D轉(zhuǎn)換器的研究與設(shè)計


圖3.5差分對結(jié)構(gòu)折疊電路與輸出波形??Fig?3.5?Differential?pair?folding?circuit?and?output?waveform??

波時,正弦波


輸入輸出特性可(^>1看出,對輸入信號的折疊處理使得信號的頻率成倍的提高。對??于滿量程輸入的H角波信號和正弦波信號,經(jīng)折疊后得到的信號的斜率分別為ki、??k2,且k,=k,,;r/2,如圖4.1所示。而對于;角波輸入信號和正弦波輸入信號,經(jīng)過??折疊電路處理后的輸出信號的頻率,可由式(4-1)表示為;??.F.fin,?輸入為王角波??乂?護(hù),?輸入為正弦波?件。??式中為輸出信號的頻率,乂。為輸入信號的頻率,F是折疊系數(shù)。??.?U.??J??*?V???ko?/?\??V?\??圖4.1分別輸入正弦波和H角波時的折暑輸出??Fig?4.1?Output?fblding?signal?of?sine?wave?and?Iriangle?wave??23??

電路圖,級聯(lián),單級,電路


聯(lián)折疊結(jié)構(gòu),減小每級折疊電路的折疊系數(shù)。??級聯(lián)折疊的基本思想是將前一級折疊電路的輸出作為后一級折疊電路的輸入。??在圖4.2中分別給出了折疊系數(shù)均為9的單級折疊和兩級級聯(lián)折疊結(jié)構(gòu)示意圖。??單級折疊??AaIaAA?去本Vdui??TT?IT?下折疊??mmui?""??TrTrTrTrTrTr?M?IT?M??圖4.2單級折疊與兩級級聯(lián)折疊電路??Fig?4.2?Single-stage?and?C化caded?化Iding?circ山t??從中可W看出,級聯(lián)折疊結(jié)構(gòu)將較大的折疊系數(shù)分配到兩級折疊中,因此降??低了單個折疊器的折疊系數(shù),倍頻效應(yīng)也得到了緩解,折疊后的信號幅值對折疊??器的高增益要求也由兩級放大器共同分擔(dān)完成。在兩級級聯(lián)折疊結(jié)構(gòu)中,當(dāng)?shù)谝??級折疊器處于峰值附近時,第二級折疊器則處于過零點(diǎn)狀態(tài),所1^雖然第一級折??疊器的輸出線性度較差,但是第二級折疊器卻正好處在線性度最好的區(qū)間,從而??減小了?DNL誤差。此外,第一級折疊電路在設(shè)計時應(yīng)盡量使其增益最大化P81,則??其輸出信號在往后級傳遞的過程中,產(chǎn)生的失調(diào)電壓的大小等效到輸入端時就會??得到一定程度的抑制。??雖然級聯(lián)折疊是在較高折疊系數(shù)要求下解決增益帶寬限制的較好方法

【參考文獻(xiàn)】:
期刊論文
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碩士論文
[1]超高速ADC時鐘穩(wěn)定與編碼電路設(shè)計[D]. 徐江.電子科技大學(xué) 2010



本文編號:3124944

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