基于UVM對SOPC系統(tǒng)中BOOT模塊的研究與驗(yàn)證
發(fā)布時(shí)間:2021-04-05 10:32
隨著集成電路設(shè)計(jì)能力和制造工藝技術(shù)的日益提高,集成電路規(guī)模逐漸擴(kuò)大,單芯片上電子元器件集成度早已突破10億。在這種情況下,芯片驗(yàn)證的正確性、完備性和可靠性成為驗(yàn)證工作的重點(diǎn)和難點(diǎn)。為越早越全面地發(fā)現(xiàn)芯片設(shè)計(jì)中的問題,同時(shí)為了減少芯片設(shè)計(jì)制造的時(shí)間成本,芯片驗(yàn)證的高效性和完備性備受關(guān)注。芯片驗(yàn)證的強(qiáng)烈需求促使了驗(yàn)證技術(shù)和方法的不斷更新?lián)Q代,UVM(Universal Verification Methodology)驗(yàn)證方法學(xué)也隨之誕生。本文對UVM驗(yàn)證方法學(xué)的核心思想與平臺結(jié)構(gòu)進(jìn)行了詳盡研究,從UVC(Universal Verification Component)結(jié)構(gòu)組件、驗(yàn)證機(jī)制、通訊流程和寄存器模型等多方面進(jìn)行分析,充分介紹了UVM在平臺復(fù)用性、移植性、靈活性以及高效性等方面的優(yōu)勢。本文以實(shí)習(xí)期間一款SOPC通信芯片項(xiàng)目中BOOT啟動(dòng)模塊為驗(yàn)證對象,工作重點(diǎn)是利用UVM驗(yàn)證方法學(xué)搭建可復(fù)用的驗(yàn)證平臺。首先研究了BOOT模塊工作時(shí)使用的APB和AHB總線協(xié)議,并對它們的讀寫操作時(shí)序進(jìn)行了詳細(xì)介紹。然后對BOOT模塊結(jié)構(gòu)、功能以及其與周邊模塊的連接關(guān)系進(jìn)行充分地研究分析,根據(jù)其搬移...
【文章來源】:西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁數(shù)】:112 頁
【學(xué)位級別】:碩士
【部分圖文】:
APB3寫流程
西安電子科技大學(xué)碩士學(xué)位論文 APB3 總線讀操作.2 所示,APB3 的讀操作也分為三個(gè)步驟,首先在 T1 時(shí)刻拉效,同時(shí)寫入地址信號 PADDR 和拉低 PWRITE 信號。然后在時(shí)刻拉高 PENABLE,并等待 PREADY 信號拉高,在 PREA時(shí)鐘周期內(nèi) PRDATA 上會獲取到數(shù)據(jù)。如果 T2 時(shí)刻從機(jī)發(fā)送則繼續(xù)等待,直到其為高才開始傳輸數(shù)據(jù)。最后在開始傳輸數(shù),如 T3 時(shí)刻,拉低 PSEL 和 PENABLE 信號。
圖 2.4 基本傳輸流程如圖 2.4 所示,它展示了 AHB 的基本傳輸操作流程,每一次事物傳輸都段和數(shù)據(jù)階段,地址和數(shù)據(jù)呈流水線方式傳遞,增加傳輸效率[33]。在地址刻,總線發(fā)送地址和控制信號。在數(shù)據(jù)階段 T2 時(shí)刻,從設(shè)備采集地址和響應(yīng)數(shù)據(jù),此時(shí) HREADY 信號需要為高,如果為低,則插入等待周期,ADY 拉高。在 HREADY 拉高后的下個(gè)時(shí)鐘上升沿 T3 時(shí)刻,完成數(shù)據(jù)ADY 被從設(shè)備拉低。如果是寫操作,數(shù)據(jù)需要在整個(gè)數(shù)據(jù)階段有效,若數(shù)據(jù)只需在最后一個(gè)傳輸周期有效。AHB 總線提供了 BURST 突發(fā)傳輸模式,它是指從地址空間中某一個(gè)單元總線上數(shù)據(jù)連續(xù)存儲在相臨空間中的方式[34]。AHB的突發(fā)傳輸方式有8種 2.5 所示。SINGLE 是指每次傳輸單個(gè)數(shù)據(jù)。INCR 表示向一個(gè)方向地址未限制長度,其中 INCR4、INCR8 和 INCR16 表示向地址空間增加的方 4、8、16 拍數(shù)據(jù)。WAP 是一種回環(huán)傳輸,是指若發(fā)起數(shù)據(jù)傳輸?shù)钠鹗嫉剌數(shù)臄?shù)據(jù)總量對齊,傳輸?shù)牡刂吩黾拥竭吔缣,會自?dòng)跳到本次數(shù)據(jù)存儲然后再依次遞增。例如:采用 WAP4 傳輸以 32bits 為單位的數(shù)據(jù),則需要
【參考文獻(xiàn)】:
期刊論文
[1]一種AHB總線矩陣IP核的設(shè)計(jì)與實(shí)現(xiàn)[J]. 顧銳,阮成肖. 自動(dòng)化應(yīng)用. 2018(06)
[2]基于SystemVerilog的同步FIFO的驗(yàn)證平臺搭建[J]. 邱玉泉,曾維,劉世偉,馮坤,楊明翰. 無線電通信技術(shù). 2017(06)
[3]基于UVM的可重用SoC功能驗(yàn)證環(huán)境[J]. 呂毓達(dá),謝雪松,張小玲. 半導(dǎo)體技術(shù). 2015(03)
碩士論文
[1]基于AHB總線協(xié)議的DMA控制器設(shè)計(jì)[D]. 卞學(xué)愚.西安電子科技大學(xué) 2018
[2]基于SystemVerilog的圖像處理單元模塊驗(yàn)證的研究[D]. 李厚博.西安電子科技大學(xué) 2018
[3]基于AHB總線SRAM控制器的設(shè)計(jì)及優(yōu)化[D]. 韓朋.西安電子科技大學(xué) 2017
[4]基于UVM的SoC系統(tǒng)驗(yàn)證研究[D]. 陳靜.電子科技大學(xué) 2017
[5]RapidIO交換芯片多播模塊驗(yàn)證的設(shè)計(jì)與實(shí)現(xiàn)[D]. 宋曉蕓.東南大學(xué) 2016
[6]基于UVM的UART系統(tǒng)級驗(yàn)證平臺設(shè)計(jì)[D]. 韓雪.東南大學(xué) 2016
[7]SERDES芯片的驗(yàn)證與測試研究[D]. 詹遙.電子科技大學(xué) 2016
[8]基于UVM對IP核UART的驗(yàn)證研究與實(shí)現(xiàn)[D]. 張浩.西安電子科技大學(xué) 2016
[9]基于UVM的RapidIO交換機(jī)芯片驗(yàn)證平臺設(shè)計(jì)[D]. 潘顏玲.東南大學(xué) 2016
[10]基于VHDL的數(shù)字SoC設(shè)計(jì)與驗(yàn)證的全面自動(dòng)化實(shí)現(xiàn)[D]. 王曉耕.西安電子科技大學(xué) 2016
本文編號:3119469
【文章來源】:西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁數(shù)】:112 頁
【學(xué)位級別】:碩士
【部分圖文】:
APB3寫流程
西安電子科技大學(xué)碩士學(xué)位論文 APB3 總線讀操作.2 所示,APB3 的讀操作也分為三個(gè)步驟,首先在 T1 時(shí)刻拉效,同時(shí)寫入地址信號 PADDR 和拉低 PWRITE 信號。然后在時(shí)刻拉高 PENABLE,并等待 PREADY 信號拉高,在 PREA時(shí)鐘周期內(nèi) PRDATA 上會獲取到數(shù)據(jù)。如果 T2 時(shí)刻從機(jī)發(fā)送則繼續(xù)等待,直到其為高才開始傳輸數(shù)據(jù)。最后在開始傳輸數(shù),如 T3 時(shí)刻,拉低 PSEL 和 PENABLE 信號。
圖 2.4 基本傳輸流程如圖 2.4 所示,它展示了 AHB 的基本傳輸操作流程,每一次事物傳輸都段和數(shù)據(jù)階段,地址和數(shù)據(jù)呈流水線方式傳遞,增加傳輸效率[33]。在地址刻,總線發(fā)送地址和控制信號。在數(shù)據(jù)階段 T2 時(shí)刻,從設(shè)備采集地址和響應(yīng)數(shù)據(jù),此時(shí) HREADY 信號需要為高,如果為低,則插入等待周期,ADY 拉高。在 HREADY 拉高后的下個(gè)時(shí)鐘上升沿 T3 時(shí)刻,完成數(shù)據(jù)ADY 被從設(shè)備拉低。如果是寫操作,數(shù)據(jù)需要在整個(gè)數(shù)據(jù)階段有效,若數(shù)據(jù)只需在最后一個(gè)傳輸周期有效。AHB 總線提供了 BURST 突發(fā)傳輸模式,它是指從地址空間中某一個(gè)單元總線上數(shù)據(jù)連續(xù)存儲在相臨空間中的方式[34]。AHB的突發(fā)傳輸方式有8種 2.5 所示。SINGLE 是指每次傳輸單個(gè)數(shù)據(jù)。INCR 表示向一個(gè)方向地址未限制長度,其中 INCR4、INCR8 和 INCR16 表示向地址空間增加的方 4、8、16 拍數(shù)據(jù)。WAP 是一種回環(huán)傳輸,是指若發(fā)起數(shù)據(jù)傳輸?shù)钠鹗嫉剌數(shù)臄?shù)據(jù)總量對齊,傳輸?shù)牡刂吩黾拥竭吔缣,會自?dòng)跳到本次數(shù)據(jù)存儲然后再依次遞增。例如:采用 WAP4 傳輸以 32bits 為單位的數(shù)據(jù),則需要
【參考文獻(xiàn)】:
期刊論文
[1]一種AHB總線矩陣IP核的設(shè)計(jì)與實(shí)現(xiàn)[J]. 顧銳,阮成肖. 自動(dòng)化應(yīng)用. 2018(06)
[2]基于SystemVerilog的同步FIFO的驗(yàn)證平臺搭建[J]. 邱玉泉,曾維,劉世偉,馮坤,楊明翰. 無線電通信技術(shù). 2017(06)
[3]基于UVM的可重用SoC功能驗(yàn)證環(huán)境[J]. 呂毓達(dá),謝雪松,張小玲. 半導(dǎo)體技術(shù). 2015(03)
碩士論文
[1]基于AHB總線協(xié)議的DMA控制器設(shè)計(jì)[D]. 卞學(xué)愚.西安電子科技大學(xué) 2018
[2]基于SystemVerilog的圖像處理單元模塊驗(yàn)證的研究[D]. 李厚博.西安電子科技大學(xué) 2018
[3]基于AHB總線SRAM控制器的設(shè)計(jì)及優(yōu)化[D]. 韓朋.西安電子科技大學(xué) 2017
[4]基于UVM的SoC系統(tǒng)驗(yàn)證研究[D]. 陳靜.電子科技大學(xué) 2017
[5]RapidIO交換芯片多播模塊驗(yàn)證的設(shè)計(jì)與實(shí)現(xiàn)[D]. 宋曉蕓.東南大學(xué) 2016
[6]基于UVM的UART系統(tǒng)級驗(yàn)證平臺設(shè)計(jì)[D]. 韓雪.東南大學(xué) 2016
[7]SERDES芯片的驗(yàn)證與測試研究[D]. 詹遙.電子科技大學(xué) 2016
[8]基于UVM對IP核UART的驗(yàn)證研究與實(shí)現(xiàn)[D]. 張浩.西安電子科技大學(xué) 2016
[9]基于UVM的RapidIO交換機(jī)芯片驗(yàn)證平臺設(shè)計(jì)[D]. 潘顏玲.東南大學(xué) 2016
[10]基于VHDL的數(shù)字SoC設(shè)計(jì)與驗(yàn)證的全面自動(dòng)化實(shí)現(xiàn)[D]. 王曉耕.西安電子科技大學(xué) 2016
本文編號:3119469
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