發(fā)布時(shí)間：2021-04-01 02:51

　　為滿足星載超高速數(shù)傳設(shè)備FPGA實(shí)現(xiàn)的需求,充分利用FPGA器件工作處理時(shí)鐘頻率不高但可用并行資源豐富的特點(diǎn),根據(jù)LDPC結(jié)構(gòu)特性,設(shè)計(jì)一種基于FPGA的N位可配置的LDPC編碼通用并行架構(gòu),它具有通用性強(qiáng)、傳輸速率高、傳輸延時(shí)低的特點(diǎn)。此外,從理論上分析并行架構(gòu)與傳統(tǒng)串行架構(gòu)的等價(jià)性,并詳細(xì)推導(dǎo)并行度N與速率及硬件資源的限制關(guān)系。最后以N=8為例,在FPGA開(kāi)發(fā)平臺(tái)實(shí)現(xiàn)吞吐量為2.5 Gbps的LDPC編碼,驗(yàn)證架構(gòu)的可行性。 

【文章來(lái)源】：中國(guó)科學(xué)院大學(xué)學(xué)報(bào). 2020,37(05)北大核心CSCD

【文章頁(yè)數(shù)】：6 頁(yè)

【部分圖文】：

SRAA串行編碼結(jié)構(gòu)

基于SRAA結(jié)構(gòu)的8位并行編碼結(jié)構(gòu)

生成矩陣G同樣是具有準(zhǔn)循環(huán)特性的大小為7 154×8 176的矩陣生成矩陣G由兩部分組成G=[I Q]，一部分是左邊7 154×7 154的單位矩陣I，另一部分是右邊由28個(gè)準(zhǔn)循環(huán)子矩陣Bi,j組成的準(zhǔn)循環(huán)矩陣Q (i=1,2，…，14;j=1,2)，如公式(3)每個(gè)準(zhǔn)循環(huán)子矩陣Bi,j都是511×511的方陣，

【參考文獻(xiàn)】：
期刊論文
[1]LEO衛(wèi)星網(wǎng)絡(luò)海量遙感數(shù)據(jù)下行的負(fù)載均衡多徑路由算法[J]. 劉沛龍,陳宏宇,魏松杰,程浩,李帥,汪駿勇.  通信學(xué)報(bào). 2017(S1)
[2]800Mbps準(zhǔn)循環(huán)LDPC碼編碼器的FPGA實(shí)現(xiàn)[J]. 張仲明,許拔,楊軍,張爾揚(yáng).  信號(hào)處理. 2009(12)



本文編號(hào)：3112553