DOE方法在ESD及LU測(cè)試故障定位方面的應(yīng)用研究
發(fā)布時(shí)間:2021-03-31 11:38
介紹了一種通過(guò)因果圖及DOE(試驗(yàn)設(shè)計(jì))對(duì)ESD及LU測(cè)試中出現(xiàn)的復(fù)雜失效問(wèn)題進(jìn)行快速分析定位的方法。該方法通過(guò)因果圖的制定,全面建立可能造成失效的各個(gè)層級(jí)的影響因子;通過(guò)兩個(gè)層次DOE設(shè)計(jì),以最少的測(cè)試次數(shù)篩選出最關(guān)鍵的影響因子。最終發(fā)現(xiàn)I-V曲線測(cè)量時(shí)電壓設(shè)定過(guò)大以及I-V曲線測(cè)量達(dá)到一定次數(shù)是觸發(fā)本次失效問(wèn)題產(chǎn)生的根本原因。該分析方法可以作為ESD及LU測(cè)試中失效分析的有力補(bǔ)充。
【文章來(lái)源】:固體電子學(xué)研究與進(jìn)展. 2020,40(03)北大核心
【文章頁(yè)數(shù)】:7 頁(yè)
【部分圖文】:
全因子因果圖
重要因子因果圖
I-V曲線拐點(diǎn)設(shè)置法
【參考文獻(xiàn)】:
期刊論文
[1]改進(jìn)IAHP-CIM模型的雷達(dá)組網(wǎng)探測(cè)能力評(píng)估方法[J]. 崔玉娟,察豪. 國(guó)防科技大學(xué)學(xué)報(bào). 2017(03)
[2]0.13μm IC產(chǎn)品MM模式ESD失效機(jī)理[J]. 吳峰霞,申俊亮,蔡斌. 半導(dǎo)體技術(shù). 2013(10)
[3]基于DOE優(yōu)化設(shè)計(jì)拋光工藝參數(shù)[J]. 盧海參,何良恩,劉建剛. 半導(dǎo)體技術(shù). 2008(05)
[4]D優(yōu)化的實(shí)驗(yàn)設(shè)計(jì)在IC工藝和器件優(yōu)化中的應(yīng)用[J]. 甘學(xué)溫,A.J.Walton. 微電子學(xué). 1996(05)
博士論文
[1]先進(jìn)工藝下集成電路的靜電放電防護(hù)設(shè)計(jì)及其可靠性研究[D]. 馬飛.浙江大學(xué) 2014
碩士論文
[1]軍用集成電路的可靠性與檢測(cè)篩選[D]. 張國(guó)瑞.南京理工大學(xué) 2014
本文編號(hào):3111371
【文章來(lái)源】:固體電子學(xué)研究與進(jìn)展. 2020,40(03)北大核心
【文章頁(yè)數(shù)】:7 頁(yè)
【部分圖文】:
全因子因果圖
重要因子因果圖
I-V曲線拐點(diǎn)設(shè)置法
【參考文獻(xiàn)】:
期刊論文
[1]改進(jìn)IAHP-CIM模型的雷達(dá)組網(wǎng)探測(cè)能力評(píng)估方法[J]. 崔玉娟,察豪. 國(guó)防科技大學(xué)學(xué)報(bào). 2017(03)
[2]0.13μm IC產(chǎn)品MM模式ESD失效機(jī)理[J]. 吳峰霞,申俊亮,蔡斌. 半導(dǎo)體技術(shù). 2013(10)
[3]基于DOE優(yōu)化設(shè)計(jì)拋光工藝參數(shù)[J]. 盧海參,何良恩,劉建剛. 半導(dǎo)體技術(shù). 2008(05)
[4]D優(yōu)化的實(shí)驗(yàn)設(shè)計(jì)在IC工藝和器件優(yōu)化中的應(yīng)用[J]. 甘學(xué)溫,A.J.Walton. 微電子學(xué). 1996(05)
博士論文
[1]先進(jìn)工藝下集成電路的靜電放電防護(hù)設(shè)計(jì)及其可靠性研究[D]. 馬飛.浙江大學(xué) 2014
碩士論文
[1]軍用集成電路的可靠性與檢測(cè)篩選[D]. 張國(guó)瑞.南京理工大學(xué) 2014
本文編號(hào):3111371
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