隨著電子設(shè)備功能的不斷增強(qiáng),設(shè)計(jì)的復(fù)雜性也在逐漸提高,對(duì)于這些設(shè)備的測(cè)試要求也越來越高,這促進(jìn)了自動(dòng)測(cè)試系統(tǒng)的發(fā)展。而數(shù)字I/O作為自動(dòng)測(cè)試系統(tǒng)重要測(cè)試模塊,既可以作為激勵(lì)源向測(cè)試設(shè)備發(fā)送0/1數(shù)據(jù),還能采集測(cè)試設(shè)備的0/1數(shù)據(jù)用于分析,在很多領(lǐng)域得到了廣泛的應(yīng)用。本課題首先就課題研究背景及意義、國(guó)內(nèi)外發(fā)展現(xiàn)狀做出論述,提出了課題設(shè)計(jì)指標(biāo)。結(jié)合課題指標(biāo)提出了利用Virtex-5系列FPGA作為板卡主芯片的硬件設(shè)計(jì)方案,通過FPGA提供的內(nèi)部資源,配合外圍芯片實(shí)現(xiàn)數(shù)字I/O所需的功能。不同于市面上所售的數(shù)字I/O模塊,本課題創(chuàng)新性的采用FPGA動(dòng)態(tài)重配置的方式,配合程控電源芯片使用,實(shí)現(xiàn)數(shù)據(jù)電平切換的功能。該方法不采用邏輯電平轉(zhuǎn)換芯片,因而降低了硬件設(shè)計(jì)難度,為開發(fā)者提供了便利。接著對(duì)模塊系統(tǒng)電路進(jìn)行設(shè)計(jì),包括配置單元電路、存儲(chǔ)單元電路、PXIe單元電路及FPGA去耦網(wǎng)絡(luò)等。模塊采用在線調(diào)試及MASTER BPI_UP兩種配置模式,根據(jù)調(diào)試要求,通過模式選擇電路進(jìn)行切換。存儲(chǔ)單元設(shè)計(jì)中,根據(jù)高速存儲(chǔ)芯片對(duì)信號(hào)質(zhì)量的要求,設(shè)計(jì)了針對(duì)地址總線、控制命令信號(hào)線及時(shí)鐘差分信號(hào)... 

【文章來源】：北京工業(yè)大學(xué)北京市 211工程院校

【文章頁(yè)數(shù)】：94 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第1章：緒論
    1.1 課題研究背景及研究意義
    1.2 國(guó)內(nèi)外發(fā)展現(xiàn)狀
    1.3 論文結(jié)構(gòu)
    1.4 技術(shù)難點(diǎn)及關(guān)鍵問題
第2章：數(shù)字I/O模塊方案設(shè)計(jì)
    2.1 模塊設(shè)計(jì)指標(biāo)要求
    2.2 系統(tǒng)總體介紹
    2.3 數(shù)字I/O模塊總體方案設(shè)計(jì)
    2.4 PXIe單元設(shè)計(jì)
    2.5 FPGA控制單元設(shè)計(jì)
        2.5.1 FPGA選型
        2.5.2 FPGA配置方案選擇
    2.6 板卡存儲(chǔ)單元設(shè)計(jì)
        2.6.1 存儲(chǔ)芯片選擇
        2.6.2 存儲(chǔ)芯片控制器
    2.7 邏輯電平切換單元設(shè)計(jì)
    2.8 系統(tǒng)電源設(shè)計(jì)
        2.8.1 板卡功耗分析
        2.8.2 電源輸出紋波
        2.8.3 電源芯片選擇
    2.9 本章小節(jié)
第3章:數(shù)字I/O模塊硬件設(shè)計(jì)
    3.1 系統(tǒng)總體框圖
    3.2 FPGA配置電路設(shè)計(jì)
    3.3 DDR2 SDRAM電路設(shè)計(jì)
        3.3.1 單端信號(hào)線端接
        3.3.2 差分信號(hào)線端接
    3.4 PXIe電路設(shè)計(jì)
        3.4.1 數(shù)據(jù)鏈路
        3.4.2 收發(fā)器電源
    3.5 并行數(shù)據(jù)觸發(fā)及同步電路
    3.6 FPGA去耦網(wǎng)絡(luò)設(shè)計(jì)
        3.6.1 去耦網(wǎng)絡(luò)分析
        3.6.2 去耦網(wǎng)絡(luò)設(shè)計(jì)
    3.7 本章小節(jié)
第4章：數(shù)字I/O模塊PCB設(shè)計(jì)
    4.1 高速PCB設(shè)計(jì)
        4.1.1 高速電路定義
        4.1.2 高速信號(hào)的確定
        4.1.3 高速PCB設(shè)計(jì)流程
    4.2 板級(jí)仿真
        4.2.1 仿真模型
    4.3 板卡分層
    4.4 板卡布局
    4.5 板卡布線
        4.5.1 阻抗控制
        4.5.2 走線原則
        4.5.3 蛇形走線
        4.5.4 DDR2 SDRAM走線設(shè)計(jì)
        4.5.5 PXIe布線規(guī)則
        4.5.6 電源與地
    4.6 本章小節(jié)
第5章：系統(tǒng)功能調(diào)試
    5.1 電源系統(tǒng)調(diào)試
    5.2 FPGA配置單元調(diào)試
    5.3 I2C調(diào)試
    5.4 DDR2 SDRAM調(diào)試
    5.5 系統(tǒng)聯(lián)調(diào)
    5.6 本章小節(jié)
第6章：總結(jié)與展望
    6.1 結(jié)論
    6.2 展望
附錄
參考文獻(xiàn)
攻讀碩士學(xué)位期間所取得的研究成果
致謝



本文編號(hào)：3094135